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IC开发
总结IC开发相关知识
亮子量子
某985大学电子科学与技术科学硕士在读,主要从事FPGA,数字IC相关的研究
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有限域中的一些概念
必要条件:一个集合有加法单位元,乘法单位元,以及每一个元素都对应有加法逆元,和乘法逆元,(有限域并不要求0有乘法逆元)在有限域内,不能被再次分解的多项式,即不能被表示为其他任意两个多项式的乘积。在自然数中,任意数加上0等于本身,0则为加法的单位元,任意数乘以1等于本身,1则为乘法单位元。在有理数中,如果两个数乘积为1,这两个数互为乘法逆元。有限域中,如果a+b=e,则a和b互为加法逆元,如果axb =e,则a和b互为乘法逆元。有限域中单位元用e表示,即乘法,加法的单位元都用e表示,不过这两者的e不一样。原创 2024-05-16 09:57:03 · 349 阅读 · 0 评论 -
8B/10B编码特点
3、具备检错能力:8B/10B编码后的10位数据有1024种可能的码型,其中只有536种有效码字,接收端可以通过接收码字来检测传输是否出错。2、数据序列直流平衡:编码后数据中的0/1 数量基本一致,连续的0/1 不会超过5位,从而保证信号的直流平衡,能够满足高速信号传输的需求。4、具备控制信令:控制信令采用特殊码字表示,与数据传输存在区别;信令控制字符可用作帧同步字符或其他分隔符等。1、0/1转换密度高:每一个编码完毕的数据至少有3至8次的0/1 转换。原创 2024-05-15 09:51:52 · 429 阅读 · 0 评论 -
vcs编译时,出现时间单位us等未定义问题
仿真代码中如果出现#10ns,#20us 这种时间单位时,编译会不通过,错误为这些时间单位没有被定义。编译选项加上-sverilog 后,可识别时间单位。在vcs编译的命令中没有-sverilog ,原创 2024-02-27 20:33:26 · 168 阅读 · 0 评论 -
PowerReplay工具
6、辅助文件:rtl 代码的仿真环境层级结构,和网表的仿真环境层级结构,波形时间段等,3、前仿波形:在特定的激励下对rtl 代码仿真输出的fsdb文件。1、映射:将rtl.lib库文件映射成gate.lib库文件。2、提取:提取前仿时的激励,生成临时的testbench,1、vcs编译RTL代码后产生的rtl.lib库文件。2、vcs编译网表后产生的gate.lib库文件。5、SDF文件:时序反标文件,用在pr 网表中,4、仿真:第3步编译完后,进行仿真,输出网表波形。PowerReplay工具运行流程,原创 2024-01-21 18:12:39 · 753 阅读 · 0 评论 -
功耗仿真中涉及到的相关术语简介
1、网表:网表是将RTL设计转化为器件库中单元电路的连接,一般可分为综合网表,DFT网表,PR(plac and route)网表,其中PR网表包含了sdf的最终版网表。6、后仿:后仿又可称为网表仿真,主要是将RTL代码综合后的网表用来仿真的过程,此仿真过程还可以加入网表单元的时序信息,即SDF文件。9、SPEF文件:用于描述布局布线,即pr后的实际电路中的电容,电阻,电感值,进行STA分析,cell、net的延时计算。4、PR网表:相比综合网表,将布局布线的相关信息加入进来,原创 2024-01-21 18:11:15 · 822 阅读 · 0 评论 -
控制仿真波形时间长度
上述代码从600ns开始Dump波形,200ns后停止Dump波形,波形时间长度为200ns。在verilog或者SV代码中dump波形时可以用如下命令来控制仿真波形的开始时间和结束时间。$fsdbDumpoff //停止Dump波形。$fsdbDumpoff //停止Dump波形。$fsdbDumpon //开始Dump波形。“设置dump波形的相关参数,”原创 2023-11-07 20:44:03 · 425 阅读 · 0 评论