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FPGA
wliiiams
这个作者很懒,什么都没留下…
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FPGA|基本数字逻辑单元Verilog HDL描述(三)
3/8译码器module eda3(sel,res);input [2:0] sel;output [7:0] res;reg [7:0] res;always @ (sel or res)begin case(sel) 3'b000:res =8'b00000001; 3'b001:res =8'b00000010; 3'b010:res =8'b00000100; 3'b011:res =8'b00001000;原创 2021-08-21 16:42:35 · 101 阅读 · 0 评论 -
FPGA|基本数字逻辑单元Verilog HDL描述(二)
8-3编码器module eda2(sel,code);input[7:0]sel;output[2:0] code;reg [2:0] code;always @ (sel)begin if (sel[0]) code =3'b000; else if (sel[1]) code =3'b001; else if (sel[2]) code =3'b010; else if (sel[3]) code =3'b011; else if (sel[4])原创 2021-08-21 15:57:44 · 84 阅读 · 0 评论 -
FPGA | 基本数字逻辑单元Verilog HDL描述(一)
基本门电路的Verilog HDL描述module eda1(o,a,b,c,d);input a,b,c,d;output reg o;always @(a or b or c or d)begin o=(~(a&b))|(b&c&d);endEndmodulemodule eda1(o,a,b,c,d);input a,b,c,d;output o; assign o=(~(a&b))|(b&c&d);Endmodu原创 2021-08-20 18:36:33 · 360 阅读 · 0 评论