FPGA｜基本数字逻辑单元Verilog HDL描述（三）

最新推荐文章于 2024-03-20 07:38:48 发布
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分类专栏： FPGA 文章标签： fpga
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本文链接：https://blog.csdn.net/zx_chun/article/details/119841566
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该博客详细介绍了如何使用Verilog语言编写一个3输入/8输出的译码器模块。代码中定义了输入sel和输出res，并在always块中使用case结构根据sel的不同值设置res的相应位。当sel为000到110时，res输出从00000001到01000000的二进制序列，而默认情况下res输出10000000。这是一个基本的数字逻辑设计示例。
摘要由CSDN通过智能技术生成

3/8译码器

module eda3(sel,res);
input [2:0] sel;
output [7:0] res;
reg [7:0] res;
always @ (sel or res)
begin
    case(sel)
        3'b000:res =8'b00000001;
        3'b001:res =8'b00000010;
        3'b010:res =8'b00000100;
        3'b011:res =8'b00001000;
        3'b100:res =8'b00010000;
        3'b101:res =8'b00100000;
        3'b110:res =8'b01000000;
        default:res =8'b10000000;
    endcase
end
endmodule

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