【详细教程】amd 内存修改gear1教程 时序 延迟

本教程适用于amd笔记本内存修改gear1教程,包括但不限于华硕天选1 2 3 4 ROG 神舟 火影 联想 雷神 机械革命 宏基、惠普 七彩虹 戴尔 雷蛇等。 适用于amd的机器,amd 4000系 5000系6000系列等5800h 5900hx 5600h 4800h 6600h 6800h 6900hx等均适用。
本教程为内存修改gear1教程,需要先解锁BIOS才可以进行后续操作解锁BIOS教程,内存时序调整教程即将发布,关注我,查看后续教程。
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什么是Gear1

  1. 从11代酷睿处理器开始,Intel就紧跟AMD锐龙的步伐,引入「内存分频机制」。最新12代酷睿平台既支持DDR5内存又支持DDR4内存,关于D4部分,内存分频机制仍被保留下来。在使用「高频内存」,或者对「内存超频」时,如果不深入了解这个机制,就无法得到相应的高频,或增加超频失败的概率。
  2. 内存工作频率受到内存控制器的制约。内存控制器是CPU控制内存的一片区域,负责控制内存的工作。现代处理器缓存结构复杂,要想提升外部访问内存的读写性能,可以说是牵一发而动全身的技术难题。于是AMD和Intel不约而同的都走到了一条相似的道路:加入分频器。将原本1:1的同步分频改为了在高频时自动切换为1:2的异步分频机制。
  3. 由此可见,这个Gear1模式是intel专有的。但是,amd也有类似的设置。gdm关闭 cmd 改为1t,跟Intel的gear1差不多意思,并且可以实现类似的效果。
  4. 内存分频机制下,有「Gear1模式」和「Gear2模式」。Gear1模式即1:1,内存控制器频率和内存工作频率之比是1:1,两者同步工作,内存延迟低,效能最大化。而Gear2模式为1:2,内存控制器的频率只有内存频率的一半,可减轻内存控制器压力,让内存更容易得到更高的频率。

基础设置

  1. CPU为锐龙系列CPU
  2. BIOS已经解锁

内存设置

解锁内存gear1模式

  1. 首先进入解锁后的BIOS解锁BIOS教程
  2. 选择第一个Device Manager回车进入
    在这里插入图片描述
  3. 选择第二个AMD CBS回车进入
如果没有展示下图类目,请重启一下重新进U盘引导再看一下就有了。

在这里插入图片描述
4. 选择UMC Common Options进入
在这里插入图片描述
5. 选择第一个DDR4 Common Options
在这里插入图片描述
6. 选择DRAM Controller Configuration进入
在这里插入图片描述
7. 将Cnd2T修改为1TGear Down Mode修改为Disabled
在这里插入图片描述
8. 选择DRAM Power Options 回车进入
在这里插入图片描述
9. 将Power Down Enable修改为Disabled
在这里插入图片描述

保存设置

  1. 改完以上选项后一步一步按 ESC… 返回上层,直到弹窗出现要求保存更改 ,按Y键。
  2. 然后继续按下exc回到这个界面,然后选中Reset此时,电脑会自动重新启动,立刻拔下u盘,会进入系统。
    在这里插入图片描述

查看结果

CPU-Z

在这里插入图片描述

CPU-Z中,若看到指令比率CR1T,则代表开启成功。

本篇文章到此结束,不会弄的朋友可以私聊博主代调。此外,内存降时序超频教程即将发布,欢迎大家关注我。码字不宜,点个赞再走吧!解锁BIOS教程 CPU降压超频教程点我查看

The DDR4 SDRAM is a high-speed dynamic random-access memory internally configured as sixteen-banks, 4 bank group with 4 banks for each bank group for x4/x8 and eight-banks, 2 bank group with 4 banks for each bankgroup for x16 DRAM. The DDR4 SDRAM uses a 8n prefetch architecture to achieve high-speed operation. The 8n prefetch architecture is combined with an interface designed to transfer two data words per clock cycle at the I/O pins. A single read or write operation for the DDR4 SDRAM consists of a single 8n-bit wide, four clock data transfer at the internal DRAM core and eight corresponding n-bit wide, one-half clock cycle data transfers at the I/O pins. Read and write operation to the DDR4 SDRAM are burst oriented, start at a selected location, and continue for a burst length of eight or a ‘chopped’ burst of four in a programmed sequence. Operation begins with the registration of an ACTIVATE Command, which is then followed by a Read or Write command. The address bits registered coincident with the ACTIVATE Command are used to select the bank and row to be activated (BG0-BG1 in x4/8 and BG0 in x16 select the bankgroup; BA0-BA1 select the bank; A0-A17 select the row; refer to “DDR4 SDRAM Addressing” on datasheet). The address bits registered coincident with the Read or Write command are used to select the starting column location for the burst operation, determine if the auto precharge command is to be issued (via A10), and select BC4 or BL8 mode ‘on the fly’ (via A12) if enabled in the mode register. Prior to normal operation, the DDR4 SDRAM must be powered up and initialized in a predefined manner. The following sections provide detailed information covering device reset and initialization, register definition, command descriptions, and device operation.
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