DDR4 Spec 第四章 4.28-4.31

4.28 Power-Down模式

4.28.1 Power-Down的进入和退出

当CKE为低时，可以（同步地）进入Power-down，之后跟随DES命令。当MRS命令，MPR操作，ZQCL操作，DLL锁定或读写操作正在进行时，不允许拉低CKE信号。在处于行激活操作、precharge操作或auto precharge操作以及refresh操作时，CKE可以为低。在完成上述操作之前，不允许进入Power-down模式。图148到图157为进入和退出Power-down的时序图。

当进入了power-down模式，且需要以最短的时间退出power-down（fastest power down exit timing），则需要锁定DLL。

如果任何命令完成后，所有的bank都被关闭，此时进入power down模式，称为precharge Power Down模式；如果命令完成后，有任何一个bank打开，此时进入Power down模式称为active power down模式。详见表56的描述。

当进入了power down模式，除了CK_t，CK_c，CKE和RESET_n信号，其它所有的输入输出buffer会视为无效。在此模式下DRAM ODT的输入是否有效取决于MR5的A5设置，当其为0时，ODT开启，且ODT输入信号必须为一个有效的逻辑电平；当其为1时，ODT输入buffer无效，DRAM ODT的输入信号可以为floating态，且DRAM不会将终端电阻配置为RTT_NOM。如果DRAM的MR5的A8:A6三个bit位使能了RTT_PARK模式，则DRAM将会把终端电阻配置为RTT_PARK。CKE拉低后的多个DES命令所占的时间为tCPDED时序。在等待了tCPDED时长后，CKE为低会导致地址命令总线上的receiver无法接收新的CA值。

当处于precharge power-down和active power down时，需使能DLL。在power-down模式下，CKE为低，RESET_n为高，时钟信号保持稳定，ODT应处于一个有效状态，其它的所有的输入信号为Don't Care（如果在Power-Down模式下将RESET_n拉低，DRAM将会退出PD模式进入复位状态）。在tCKE时序满足前，CKE必须保持为低。Power-Down模式的持续时间限定在9*tREFI时间内。

当CKE拉高，Power-Down会同步地退出（之后跟随一个DES命令）。在tCKE时序满足之前，CKE必须一致保持为高。如果在DRAM模式寄存器中启用RTT_NOM，当DRAM退出Power-Down模式时，DRAM ODT输入信号必须处于有效电平，且与MR5位A5无关。如果未启用RTT_NOM，则ODT输入信号可以保持floating态。在退出Power-Down模式后的tXP时间后，可以发送其它有效命令。Power-Down的退出延时详见12.3章节。

图148展示了MR5的A5=0时，进入Active Power-Down模式的时序图。在T0时刻，其有效命令可以为ACT，DES或者Precharge命令，其中Precharge命令发送后仍有一个bank打开。

图149表示MR5 A5=1时，进入Active Power-Down模式的时序图。在T0时刻，其有效命令可以为ACT，DES或者Precharge命令，其中Precharge命令发送后仍有一个bank打开。在Td0时刻，即经过tXP时长后，ODT信号才能有效（为0或者为1）。

图150表示发送RD或RDA命令后进入Power-Down模式的时序图。其中突发长度为BL8或者BC4，此处的BC4未指明是否为OTF模式。对于BC4的突发读操作，第一个数据读出时还需等待4个CK周期才能将CKE信号拉低。

图151表示发送WRA后（A10=1）进入Power-Down模式的时序图。同样地，突发长度可以为BL8和BC4，BC4也未指定是否为OTF模式。即使是BC4传输，也需等待4个CK周期才能开始下一个操作。在Ta6，等待了4个CK周期后开始Precharge操作。注意，此图中tCPDED时长为Tb1到Tb2，不知这里是否画错了。

图152表示发送WR命令后进入Power-Down模式。其中A10=0。注意此图中和图151中tWR结束的位置以及tCPDED时序位置。

突发长度可以为BL8和BC4，BC4也未指定是否为OTF模式。即使是BC4传输，也需等待4个CK周期才能开始下一个操作。

图153展示了进入Power-Down和退出Power-Down模式的时序图。

在处于行激活操作、precharge操作或auto precharge操作以及refresh操作时，CKE可以为低。

图154表示发送REF命令后将CKE拉低，从而进入Power-Down模式的时序。

图155表示发送ACT命令后将CKE拉低，之后进入Power-Down模式的时序。

图156表示发送PRE或PREA命令后CKE拉低，进入Power-Down模式的时序。

当MRS命令，MPR操作，ZQCL操作，DLL锁定或读写操作正在进行时，不允许拉低CKE信号。

图157表示发送MRS命令后，CKE拉低，进入Power-Down模式的时序。

4.28.2 Power-Down的阐明

在CKE拉低进入Power-Down模式后，必须满足tPD(min)时序后才能将CKE拉高，从而退出Power-Down模式。tPD(min)实际上等于tCKE(min)，详见表格"Timing Parameters by Speed Bin"。具体时序如图158所示。

4.28.3 在CA校验模式打开时的Power-Down的进入和退出

图159展示了CA校验模式打开时的Power-Down的进入和退出时序。原图有些模糊，手册上也是这么模糊。

图中的三个注释分别为：

1. 在T0时刻，有效命令可以为ACT和DES，或者是Precharge，但是Precharge命令发送后并不关闭所有的bank，至少有一个bank依然开启。
2. MR5的A5=0，ODT引脚必须为一个有效的状态（不能为floating）。
3. CA Parity = Enable。

下表展示了带有CA Parity的退出Power-Down的时序参数。

4.29 Maxium Power Saving Mode（最大限度的低功耗模式）

4.29.1 概述

该模式提供了一种可以最大程度地降低功耗的模式，与自刷新状态类似，但是内部却没有任何刷新的活动。当DDR4处于这种模式下，并不会保证数据完全能保持住，也不会回应外部的任何命令（除非是退出maxium power saving模式和复位模式）。

4.29.2 进入该模式

通过MRS命令进入最低功耗模式。对于集成了多个DRAM器件的一个rank来说，想让某个DRAM进入该模式，可以在PDA模式下发送MRS命令（Per DRAM Addressabiilty）。

由于在退出该模式时，较长的CS_n保持时间会造成DRAM出现故障，所以在进入该模式前，需要disable CA Parity，disable CAL，disable Gear Down模式。

图160为进入该模式的时序图。可见，发送对应的MRS命令之后的tMPED时间后，CKE变为了don't care状态，但是复位信号一直为高。

图161为在PDA模式下进入最低功耗模式的时序图。倒数第二个信号没有标注，结合PDA模式的描述（4.14章节）可知，该信号为某个DRAM器件的DQ0管脚。

当进入了最低功耗模式，在时序tMPED满足之前仅允许发送DES命令。在tMPED时序后，除了CS_n, CKE, RESET_n等信号，DRAM不再对其它信号进行回应，其它所有的输入信号可以为高阻态。时钟信号（clock）在满足tCKMPE时序后也可以为高阻态。

4.29.3 在此模式下CKE的变化

在最低功耗模式下，CKE信号是可以翻转的。为了避免CKE翻转后导致DRAM退出该模式，需要在CKE翻转前后将CS_n信号拉高，其对应的建立时间和保持时间分别为tMPX_S和tMPX_HH，如图162所示。

4.29.4 退出该模式

当DRAM检测到CKE从低变为高时，根据CS_n信号的电平，来决定DRAM是继续保持在此状态还是退出此状态。在此模式下，CK的receiver会被关闭，则需要通过CKE的上升沿来捕获CS_n，如果此时CS_n为低电平，DRAM将会退出最低功耗模式。在CKE拉高之前的tCKMPX时长处，必须让CK信号稳定。在退出该模式的时间内（即tXMP时间内），只允许发送DES命令，且在tXMP_DLL时间内，只允许发送DES命令，不允许发送需锁定DLL的命令。

当退出该模式时，DRAM自己将会对MR4的A1写零。

图163为上述文字对应的时序图。

4.29.5 关于Maximum Power Saving模式的时序参数

tMPX_LH(max)是根据系统中实际tXMP定义的，而不是tXMP(min)。

4.30 连接性测试模式

4.30.1 概述

假设PCB板子上有一颗SoC芯片，假设是CPU，一般来说CPU是自带内存控制器的。CPU的内存控制器和DDR4存储颗粒是通过PCB板子上的金属线连接在一起的，简单来说连接性测试是为了测试它们之间是否连接完好，而对于DDR4标准中提到的连接性测试模式（CT mode），则是为了提升这种测试速度。

CT模式可以与另一种测试模式一起工作，这种测试模式是芯片领域常用的边界扫描模式（boundary scan mode）。所有的x16宽度的DRAM颗粒都需要配备CT模式，无论其颗粒容量多大；对于x4和x8的设备，当其容量大于等于8G bit时，也需要配备CT模式。

传统的基于移位寄存器的测试模式是在每个时钟周期下，将测试数据一位一位地串行地移入待测的设备中，并一位一位地串行读出测试数据。而在DDR4的CT模式下，可以在测试pin脚上并行地移入数据，并且同时并行地读出数据。

在进入CT模式前，需将RESET_n信号拉高，VrefCA电压保持稳定。一旦进入了CT模式，对于外部控制器来说，DDR4颗粒则变成了一个异步的设备，在往DDR4灌入测试数据，并经过固定的延迟后，可在测试端口的输出端读到连接性测试的检查结果。在CT模式下，任何终端电阻都会被关闭。退出CT模式后，需要复位DDR4。

4.30.2 Pin的分布

只有用于数字逻辑的pin才能用于连接性测试，所有数字逻辑pin分为以下五类：

1. 测试使能pin（TEN）：当其拉高，DDR4进入CT模式。在此模式中，DDR4的正常功能被bypass了，IO的pin被视为测试的输入和输出。另外，在此模式下，DRAM将会把内部的VrefDQ电压设置为0.5*VDDQ，这也是DRAM唯一一次直接控制内部VrefDQ的模式。TEN pin仅用于连接性测试，在DRAM正常工作时不会使用该pin。
2. 片选（CS_n）：该管脚enable测试输出pin（test output pins）。当其为高电平时，DDR4的输出pin将处于三态模式。在CT模式和正常工作模式时，CS_n信号功能相同（这句话存疑）。
3. 测试输入pin：在DDR4正常工作模式下所使用的pin，在CT模式下便为测试输入pin。这些pin是用来灌入测试数据的。
4. 测试输出pin：在DDR4正常工作模式下所使用的pin，在CT模式下为测试输出pin。
5. RESET_n：在CT模式下永远保持为高。其功能与正常模式下的功能一样。

表58对以上五点进行了更详细的阐述。

表59为TEN信号的描述，表60为TEN pin脚需要弱下拉的电流范围。

4.30.3 逻辑等式

4.30.3.1 最小等式

MTx是内部信号，用于驱动输出。x8和x16用于指示DRAM器件的密度。

MT0 = XOR (A1, A6, PAR) 
MT1 = XOR (A8, ALERT_n, A9) 
MT2 = XOR (A2, A5, A13) 
MT3 = XOR (A0 A7, A11) 
MT4 = XOR (CK_c, ODT, CAS_n/A15) 
MT5 = XOR (CKE, RAS_n,/A16, A10/AP)
MT6 = XOR (ACT_n, A4, BA1) 
MT7 = XOR (((x16 and DMU_n / DBIU_n) or (!x16 and BG1)), ((x8 or x16) and DML_n / DBIL_n), CK_t)) 
MT8 = XOR (WE_n / A14, A12 / BC, BA0) 
MT9 = XOR (BG0, A3, (RESET_n and TEN))

4.30.3.2 x16器件的输出等式

DQ0 = MT0 
DQ1 = MT1 
DQ2 = MT2 
DQ3 = MT3 
DQ4 = MT4 
DQ5 = MT5 
DQ6 = MT6 
DQ7 = MT7 
DQ8 = !DQ0 
DQ9 = !DQ1 
DQ10 = !DQ2 
DQ11 = !DQ3 
DQ12 = !DQ4 
DQ13 = !DQ5 
DQ14 = !DQ6 
DQ15 = !DQ7 
DQSL_t = MT8 
DQSL_c = MT9 
DQSU_t = !DQSL_t 
DQSU_c = !DQSL_c

4.30.3.3 x8器件的输出等式

DQ0 = MT0
DQ1 = MT1
DQ2 = MT2
DQ3 = MT3
DQ4 = MT4
DQ5 = MT5
DQ6 = MT6
DQ7 = MT7
DQS_t = MT8
DQS_c = MT9

4.30.3.4 x4器件的输出等式

DQ0 = XOR(MT0, MT1)
DQ1 = XOR(MT2, MT3)
DQ2 = XOR(MT4, MT5
DQ3 = XOR(MT6, MT7)
DQS_t = MT8
DQS_c = MT9

4.30.4 输入电平以及时序要求

在CT模式下，输入电平定义如下：

1. TEN pin：高电平为80%的VDD，低电平为20%的VDD。
2. CS_n：参考VrefCA的伪差分信号。
3. Test input pin A：参考VrefCA的伪差分信号。
4. Test input pin B：参考内部的参考电压0.5*VDD的伪差分信号。
5. RESET_n：DC高电平>70%的VDD。
6. ALERT_n：直连VDD。

在使能TEN信号以前，所有的电压都必须稳定。

在拉高TEN后，经过tCT_Enable时间后进入CT模式，此时DDR4会忽略CK时钟信号。当处于CT模式，所有的刷新操作都会被终止，包括refresh，auto refresh，self refresh。

如果要用CT模式，最好在DRAM完全上电后使能TEN。一旦DRAM初始化了，且VREFdq已经被校准了，CT模式将不再被使用。

当处于CT模式中，TEN信号可以在任何时候被释放，释放后，DRAM处于一个未知状态，此时需要复位初始化操作（the reset initialization sequence is required）。

在CT模式下，当TEN为高且CS_n为低时，发送输入数据后，经过tCT_Valid时长后才会有信号输出。图164说明了CT模式的时序。

表61展示了时序参数的取值范围。

4.30.5章节展示了CT模式的输入电平范围，此处不贴图，直接查表即可。

4.31 CLK到读DQS的时间参数

DDR4支持DLL关闭的模式，下列时序参数定义了CK到读DQS的时序。

图168展示了在DLL打开和关断的情况下，tDQSCK的定义，两种情况下，确实定义很不一样。