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FPGA
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大千SS
我爱大风和烈酒,也爱孤独和自由。
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当我们进行综合和I/O布局后会发生什么QwQ
基于的平台是Vivado 2018.2本文主要以一个简单的半加器加器(组合逻辑为例)学习vivado的综合,I/O配置的一些内容。本人小白,记一些自己的理解。任务:分析Log文件。 布局I/O管脚 分析两个视图 分析约束.xdc文件 首先介绍半加器:链接地址:http://www.elecfans.com/dianzichangshi/20170816539743....原创 2018-11-22 20:52:12 · 286 阅读 · 0 评论 -
vivado下创建基本时序周期约束
创建基本时钟周期约束。(验证我们的设计能否在期望的频率上运行)(学习记录,晚一点会做实验传上来的。) 时钟基本概念:https://blog.csdn.net/wordwarwordwar/article/details/78259208时序约束的基本概念:https://blog.csdn.net/zz_Caleb/article/details/84453792约束是如何构...原创 2018-11-25 17:37:36 · 1008 阅读 · 0 评论 -
时序分析的基本概念和术语
发起沿和捕获沿(Launch edge & Capture edge) Launch edge是发送数据的时钟边沿,通常选择上升沿。 Capture edge是捕获段捕获到该数据的时钟边沿。 通常情况下这两个边沿会有一个时钟周期的差别。 时序路径(Timing path典型时序路径有四种) 第一类时序路径(红色) 从device A的时钟到FPGA的第一级...原创 2018-11-24 21:45:38 · 4378 阅读 · 1 评论 -
xdc如何设置输入延时
常用命令:Set_input_delay,create_clock,set_output_delay以及用于组合逻辑的set_max_delay. Input delay:什么是输入延时? Trace delay(又叫做board delay)板级延时 输入延时:以上游芯片的发送沿(launch edge)为参考点。发送数据之后,经过input delay这么长时间。数据...原创 2018-11-28 11:58:51 · 1060 阅读 · 0 评论 -
FPGA CRC-16/XMODEM x16+x12+x5+1
module crc_16( input clk, input [47:0]mac, input rst, input hash_enable,//哈希控制器使能位 output reg hash_complete,//哈希转换完成标志位 output reg [15:0]crc_16 ); wire[63:0...原创 2018-12-07 18:35:32 · 1630 阅读 · 0 评论