FPGA基础篇：同步复位和异步复位的区别

含义：
同步复位 是指复位信息只有在时钟上升沿到来时，才能有效，否则无法完成对系统的复位工作。
异步复位 是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

优缺点：

同步复位

process 
			begin 
			 wait until clk’event and clk=’1’; 
			  if rst=’1’ then 
 			  count<=(others=>’0’);
			  else 
 			  count<=count+1;
			 end if; 
		end process
		

优点

1. 有利于仿真器的仿真。
2. 可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
3. 因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。

缺点

1. 复位信号的有效时长必须大于时钟周期，才能真正的被系统识别并完成复位任务，同时还要考虑诸如clk延时，组合逻辑路径延时，复位延时等因素。
   2.由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

异步复位

process(rst,clk) 
			begin 
			 if rst=’1’ then 
 			  count<=(others=>’0’);
			  elsif clk’event and clk=’1’ then 
			  count<=count+1;
			 end if; 
		end process;

优点

1. 大多数的逻辑器件的目标库内的DFF都有异步复位端口，可以节省资源
2. 设计相对简单
3. 异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口

缺点

1. 在复位信号释放（reset）的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。
2. 复位信号容易受到毛刺的影响。

综上所述，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。
至于异步复位，同步释放方式的理解，大家看看这个贴应该会有些感觉。
转：https://blog.csdn.net/frank_wff/article/details/43226507

第一篇，拜拜。