Verilog HDL
chepwavege
这个作者很懒,什么都没留下…
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CPLD--HDL (1)
module LightLed2(LED); output [7:0]LED; reg [7:0]LED; always //过程块 连续赋值 begin LED = 8'b01010101; //输出LED的状态0x55 end原创 2011-12-13 10:00:57 · 635 阅读 · 0 评论 -
CPLD--verilog
not NotGate[1:0](KEY_N, KEY); //数组引用实例 系统原语一般都在 安装目录/libraries > primitives > logic 下, 格式: 实例名 例化名(output[...] ,input[...])原创 2011-12-14 11:31:52 · 553 阅读 · 0 评论 -
FPGA\CPLD设计学习笔记
1、硬件设计基本原则 (1)、速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约;反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那么可以通过数据流串并转换,并行复制多个操作模块,对整个设计采用“乒乓操作”和“串并转换”的思想进行处理,在芯片输出模块处再对数据进行“并串转换”。从而转载 2011-12-14 13:35:39 · 1118 阅读 · 0 评论