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RSS订阅原创 Verilog设计小技巧
这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查可靠性 **为时钟信号选用全局时钟缓冲器BUFG • 不选用全局时钟缓冲器的时钟将会引入偏差 。 **只用一个时钟沿来寄存数据 • 使用时钟的两个沿是不可靠的因为时钟的某沿或者两个沿会漂移; 如果时钟有漂移而且你只使用了时钟的一个沿你就降低了时钟边沿漂移
2013-10-09 18:00:07
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原创 Verilog中generate的用法
一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。用法：1. generat
2013-10-09 17:59:12
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转载 Verilog代码标准
一、工程建立规范：1、工程的组成：（1） 一个顶层文件夹（2） 顶层文件夹下，至少包括以下四个子文件夹a) project文件夹：存放ISE工程文件，包括ise、bit、mac等文件b) source文件夹：存放verilog源文件c) explain文件件：存放注释说明文档d)
2013-10-09 17:55:26
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原创 modelsim使用命令
1. 常用仿真命令vlib work // 建立work仿真库vmap work wrok // 映射库vlog -cover bcest *.v // 加覆盖率分析的编译vsim -coverage -voptargs="+acc" -t ns test // 仿真文件为test.vadd wave * // 将所有模块wavef
2013-10-09 17:54:05
29870
原创 Verilog HDL模块的结构
一个设计是由一个个模块（module）构成的。一个模块的设计如下:1、模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最后通过由顶层模块调用子模块来实现整体功能，这就是Top-Down的设计思想，如 3.3.1的例[3]。2、模块包括接口描述部
2013-10-09 17:52:33
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原创 verilog语言设计有限状态机习题
module seqdet(x,z,clk,rst,state);input x,clk,rst;output z;output[2:0] state;reg[2:0] state;wire z;parameter IDLE='d0, A='d1, B='d2,C='d3, D='d4,E='d5;assign z = ( state==D)? 1 : 0; /
2013-10-01 00:28:05
4200
原创 verilog求阶乘
求阶乘`include "function.v" `timescale 1ns/100ps `define clk_cycle 50 module tryfuctTop; reg[3:0] n,i; reg reset,clk; wire[31:0] result; initial begin n=0; res
2013-10-01 00:27:08
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原创 verilog语言设计分频器
`timescale 1ns/100ps module fdtop;reg RESET; reg F10M=1'b0;reg F500K=1'b0; integer j=1; initial begin RESET endalways #50 F10M = ~F10M; always @(posedge F10M) begin
2013-10-01 00:24:58
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mouseRGB.rar
2020-06-09
puma560的运动学正解和逆解的C++源码.cpp
2020-01-13
机器人学 机器视觉与控制 MATLAB算法基础_中文版及源代码.zip
2019-08-31
Open EtherCAT Society_ Home of SOEM and SOES.pdf
2019-07-16
EtherCAT主站开发方案-含ZedBoard和X86测试数据
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《IS620N系列伺服设计维护使用手册》）-20170818new
2018-07-20
基于kithara实现的伺服电机控制代码-VisualStudio-ethercat
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空空如也
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