选择适合目标应用的正确时钟芯片

2006-04-28 09:16:56

选择适合目标应用的正确时钟芯片

作者：Gary Giust

本文对时钟芯片划分为若干基本大类供设计者做出更加明智的时钟选择。

一般来说，时钟芯片可根据其用途来分类。图1将这些用途确定为（1）时钟生成、（2）时钟分配和（3）时钟处理。由于市售的许多芯片均具有不止一种用途，因此，图1中还示出了一类混合型时钟。

图1 时钟芯片的用途分类

时钟生成

此类时钟可生成一个或多个新的时钟频率。放置于时钟树起点的此类时钟芯片称为时钟发生器。为了生成系统所需的各种时钟频率，必须采用这种发生器。另一方面，当此类芯片直接插入时钟树内时，则被称为时钟合成器。如果一个发生器无法从起点处生成所需的全部频率，则可在时钟树分支中采用合成器来生成其余的频率。

图2示出了通用型时钟生成器件。这些器件的特征是其输出频率为输入频率f1的倍数，其中，x、y或z可以是任何数（整数或非整数）。位于时钟树起点的时钟发生器需要采用一个振荡器源（例如晶体）作为输入。这些芯片具有一个内部振荡器，以完善所需的振荡电路。CY25702、CY22050和CY22392是赛普拉斯半导体公司时钟产品库中的几款器件实例。有些时钟产品不仅包括该振荡器电路，而且还包括晶体，比如CY25701和CY25702。除了该输入振荡电路以外，发生器和合成器是相似的。一个内部锁相环（PLL）构成了这些器件的核心。

面向时钟合成器应用的芯片还可以提供一项额外的好处，即电平变换（包括信号传输和电压电平变换）。例如，一个芯片可以接受3.3V LVTTL输入，而输出3.3V LVPECL（例如CY22394或CYXP304）或2.5V LVTTL（例如CY22050或CY22395）。

时钟分配

时钟分配器件用于提供一种或多种输出频率的多个副本。在业界，这些器件有一个不太严格的称呼，即“缓冲器”。如图2所示，此类器件可进一步细分为非PLL型缓冲器和PLL型缓冲器。当未采用输出分频器时，非PLL型缓冲器仅提供输入频率的多个副本。如果在输出端上设置分频器，则能够同时输出多种频率。一般地，在非PLL型缓冲器中只能提供整数分频（N）。由于不包含PLL，这些器件因而不能对输入频率进行倍频。常用的非PLL型分配缓冲器包括CY2309NZ和CY2DP3110。

交叉开关/多路复用器是一种在需要对输入进行开关操作的特殊非PLL型缓冲器。图2示出了该器件所执行的各种操作。两个输入与两个输出相连，以用作一个（a）1:1缓冲器、（b）开关或（c、d）1:2缓冲器。这种器件（例如CY2PP326）在通信市场上很普遍。

PLL 型缓冲器可实现输入频率的倍频（M）。亦可以采用输出分频器（N）来提供某种分频功能。这些M和N的数值一般为整数。分数N分频器也是可以接受的，但是这种专用功能通常由时钟生成芯片提供。

图2 普通时钟种类图解

与非PLL型缓冲器相比，PLL型缓冲器除了倍频之外还有其他几项优点。由于大多数PLL都工作于上升时钟脉冲沿输入（而不是下降沿），因此，可以在不减小输出占空比的情况下大幅度地减小输入占空比。于是，PLL型缓冲器在需要进行占空比校正的场合中使用。

PLL 的另一项优点是低的输入至输出传播延迟。传播延迟可从非PLL型器件的ns级缩短至PLL型器件的数百ps，因而有时称为零延迟缓冲器(ZDB)。凭借这种近零传播延迟，输出呈现出与输入的相位同步。利用同步时钟的通用时钟总线架构是ZDB（例如CY23EP05）的一种常见应用。

PLL 型时钟还用来提供可调的输入至输出延迟。这种应用要求把PLL的反馈接线引出至封装上的一个外部引脚。在该反馈输入端上引入延时实现了对输入至输出时钟相位校准的控制。在反馈通路上设置一个容性负载或一条长度合适的传输线是产生该延迟的两种方法。有些芯片（例如赛普拉斯的RoboClock系列，即CY7B993V）具有一种可调内部延迟功能，用户可为每个输出选用该功能。这样，通过为每个输出配置一个具有合适延迟的缓冲器，就能够用于消除PCB走线长度的电路板时滞。

PLL 另一个好处是其能够对抖动加以衰减。PLL的闭环特性使得这些缓冲器具有几MHz或更小的带宽。任何高于该带宽的抖动频率都将被PLL所衰减。因此，PLL型缓冲器是天然的抖动滤波器。这种器件适用于无法接受时钟抖动并需要加以清除的应用。