Verilog
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Verilog 编程实验(1)-2输入逻辑门的输入与实现
ISE是一个支持数字系统设计的平台,这学期的硬件描述语言课程老师要求用ISE进行编程实验,以后都会记录下实验关键步骤。 软件的使用很简单,就不用记了,和一般IDE很像。 要实现的功能示意图如下:Implementation part:module gates2b(input wire a,input wire b,output wire [5:0] z );assign z[5]原创 2016-09-27 00:12:36 · 4475 阅读 · 0 评论 -
Verilog 编程实验(3)-二位比较器的设计与实现
二位比较器的真值表: Implementation part:module comp2bit(a,b,a_eq_b,a_gt_b,a_lt_b);input [1:0]a,b;output a_eq_b,a_gt_b,a_lt_b;assign a_eq_b = (a == b)? 1'b1: 1'b0;assign a_gt_b = (a > b)? 1'b1: 1'b0;assign原创 2016-10-10 22:54:51 · 17103 阅读 · 3 评论 -
Verilog 编程实验(2)-4位2选1多路选择器的设计与实现
4位2选1多路选择器: Implementation part://////////////////////////////////////////////////////////////////////////////////module MUX_4bits_2_choose_1(input wire [3:0]a,input wire [3:0]b,input wire s,outpu原创 2016-10-10 22:41:39 · 13576 阅读 · 0 评论 -
Verilog 编程实验(4)-7位译码器的设计与实现
数码管7位译码器的真值表:Implementation part:module Seven_Decoder_B(data_in,data_out,EN);input [3:0] data_in ;input EN ;output [6:0] data_out ;reg [6:0] data_out ;always @(data_in or EN )begindata_out = 7'b111原创 2016-10-10 23:57:50 · 10104 阅读 · 0 评论 -
Verilog 编程实验(5)-3-8线译码器的设计与实现
3-8线译码器真值表:Implementation part:module Decoder38(data_in,data_out,enable); input [2:0] data_in; input enable; output [7:0] data_out; reg [7:0] data_out;always @(data_in) begin原创 2016-10-16 00:50:37 · 36718 阅读 · 2 评论 -
Verilog 编程实验(6)-4位移位寄存器的设计与实现
原理图:Implementation part:module ShiftRegister(q3,data_in,clk,clr);output[3:0] q3;input[3:0] data_in;input clk;input clr;reg[3:0] q3,q2,q1,q0;always@(posedge clk or posedge clr) if (clr == 1)原创 2016-10-17 01:18:59 · 29807 阅读 · 4 评论