如何写VHDL的test bench文件

      最近项目上要用到FPGA，之前用的一直是verilog，后面换成了VHDL。对ISE一窍不通啊，研究了一些testbench文件的编写，record一下。

       借用一下博文http://hi.baidu.com/lovelink/item/ff34ce9b12f45988581461ac的话。

       首先对TESTBENCH作一个形象一些的比喻吧，它就象是一个面包板（做过电路实验吧），他对外没有任何接口，但它要向要插在他上面的器件提供接口，这样才能正确的插入，还有它必须对插在它上面的器件提供正常的信号。当然在它上面还必须要有这个器件。这时就完成了一个TESTBENCH。应该大概明白了其中的意思了吧。

       好了，根据上面的比喻我们可以非常明确的知道一个TESTBENCH要写一些什么东西，首先它对外无接口，所以它的实体部分是空的。在它上面要有相应的器件，所以在它的结构体中要申明我们要测试的器件，也就是component的申明。还有就是它要对器件提供接口，所以它的结构体应该提供一些信号，并且要对这些信号进行正确的测试赋值。当然还要进行一些插入工作，就是信号的对应工作。这样一个TESTBENCH就完成了。