Verilog入门与FPDA开发

version:Quratus Prime Lite Edition 19.1.0.670

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安装相应的device

最好把device和Quartor安装在同一个目录下
Quartus II下载器件库（新）-以Cyclone为例

选择合适的device

(mine)计组实验中使用的DE1-SoC 开发板（也被称为 5CSEMA5）是由 Terasic 设计的 FPGA 开发板。这个开发板基于 Intel（以前是 Altera）的 Cyclone V SoC（System on Chip），具体来说，是基于 Cyclone V E FPGA 和一个嵌入式 ARM Cortex-A9 双核处理器。

在 Quartus Prime 或其他设计工具中进行开发时，您需要为项目选择正确的 FPGA 设备系列和型号。这是必要的，因为设计工具需要知道您使用的确切 FPGA 器件以进行正确的合成、布局和布线。

设备选择

在 Quartus Prime 或其他设计工具中，为 DE1-SoC 开发板选择的设备应该是对应于板上的 FPGA 设备。在 DE1-SoC 开发板上使用的 FPGA 器件型号是 “5CSEMA5F31C6”。这是一个 Cyclone V SoC 器件，具体参数如下：

• 系列：Cyclone V SoC
• 型号：5CSEMA5F31C6
• 封装：FBGA-896
• 速度等级：C6

在 Quartus Prime 中选择设备时，您可以按照以下步骤选择正确的 FPGA 器件：

1. 打开 Quartus Prime 项目。
2. 在菜单中选择 Assignments -> Device 打开设备选择对话框。
3. 在 Device Family 下拉菜单中选择 Cyclone V。
4. 在 Available devices 列表中选择 5CSEMA5F31C6 作为目标设备。
5. 保存设置并关闭对话框。
   
   

选择正确的 FPGA 设备型号对您的设计至关重要，因为它决定了 Quartus Prime 如何进行设计合成、布局和布线。确保选择正确的设备，以便确保您的设计与 DE1-SoC 开发板上的 FPGA 兼容。

虚拟环境中时钟编译(仿真)

如果你是使用的是Quartus prime lite edition(非专业版),在进行时钟编译前需要处理一些事情.
先点击1弹出的出现第二张图,删除选中的那个Simulation Setting,删除选中的内容,点击save,再点击第一张图的2开始时钟编译.

将仿真数改为十进制

地址

写verilog代码时需要注意的地方

1. output reg 类型的变量只能定义在always这种语块中,可以在里面直接对变量赋值,而在语块外,和module在同一级中,不能定义为输出变量reg,应该用assign赋值
2. 层次化的设计方法实现
   • 调用其它模块: module_name Custom_definition_name(.module_input_name(input), .module_output_name(output))
   • 传入模块的变量位数可以比模块少,但多了要截去多出的高位
   • 顶层模块的module括号里只需要定义按键和信号的输入以及可视化(灯)和信号的输出,其他的中间值可以用wire或reg定义
   • 当在case中使用xx或zz表示不关心某些位时,要用casex或casez
3. 当进行数值计算时,例如 reg [6:0] a; 可以直接用十进制来和a做运算,如a / 10, verilog会把十进制数转化为二进制再做运算

连接开发板

win11用usb连接开发板会被拒绝,因为win11要验证驱动签名,合格才能安装,这是在保护我们的电脑,但为了连接开发板我们要禁用它

之后我们就可以找到设备管理器中的其它设备,然后安装usb-blaster

tips

在不同版本的quartus上运行同一个项目

在别的版本开发好的.qpf(Quartus Project File)文件在该版本打开后,如果device没有对应好,会产生编译错误说pll文件不能使用,这时候再重新生成pll文件相当麻烦, 但如果我们在新版本中找到了.qpf对应的device,系统会提示让给我们更新一下文件IP核,我们只需要按步骤去做就可以了.


2. 编译会产生.sof文件,下次烧录到开发板时不需要重新编译,可以直接拿来使用