FPGA学习笔记（二），分频器，边沿检测，PWM，状态机

注：文章内容为本人学习笔记，若有错误欢迎指正或补充。

1 分频器

作用：把时钟调到需要的频率。

分类：奇分频，偶分频。

实现偶分配：如要n分频(n为偶数)，时钟上升沿采样，设一个计数器，其计数最大值为 n/2-1 ，然后使输出信号在最大值处取反即可生成所需频率。

如下图所示，这是一个8分频的波形，其计数器最大值为3，由于在时序逻辑下，上升沿采样产生的信号会延迟一个周期，所以低电平和高电平都持续4个周期，得到8分频的时钟。

 

实现奇分频：如要n分频(n为奇数)，设一个计数器，其最大值为n-1，设两中间量flag1与flag2，在时钟上升沿采样时，使flag1信号在计数器达到 (n-1)/2 时与 (n-1) 时取反。在时钟下降沿采样时，使flag2信号在计数器达到 (n-1)/2 时与 (n-1) 时取。然后在组合逻辑下flag1与flag2进行或运算即可生成所需频率。

如下图所示，这是一个5分频的波形，其计数器最大值为4，flag1在计数到2时取反，时序逻辑下上升沿采样会延迟一个周期。flag2在计数到2时同样取反，下降沿采样不会延迟一个周期。然后在组合逻辑下flag1与flag2进行或运算生成5分频的时钟。

还有一个更简单的方法得到想要的频率，不过此频率的占空比不是50%。

例如要n分频，设一个计数器，其最大值为n-1，输出信号在n-2时为高电平，其它时间为低电平，即得到一个想要的分频信号。

2 边沿检测

虽然always语句中有边沿检测敏感条件，但除了时钟外我们要检测其它信号，因为always语句不能嵌套使用，所以我们要用其他的方法实现边沿检测。首先建立flag1与flag2信号，用flag1采集原始信号，再用flag2采集flag1的信号，在时序逻辑下用，flag2会延迟flag1一个周期，用flag1与flag2进行与运行即可采集到上升沿与下降沿。

上升沿 = flag1的高电平 && flag2的低电平

下升沿 = flag1的低电平 && flag2的高电平

 

 3 pwm

 pwm采用2个计数器进位计数加一个控制占空比的计数器生成，首先用计数器1对时钟计数，当计数器1达到最大值时计数器2加1，用计数器3的值与计数器2的差取高电平与低电平。

高电平=计数器2<=计数器3

低电平=计数器2>计数器3

计数器1的最大值控制pwm的频率，计数器2最大值为pwm的周期，计数器3的值控制pwm的占空比。

4 状态机(FSM)

由于Verilog语言是并行执行，想要让程序按照一定要求或规律顺序执行就要用到状态机。

状态机分为Moore型和Mealy型，它们的共同点为状态的转跳只与输入有关。不同点在与Moore型状态机输出时只与当前状态有关，与输入无关，Mealy型状态机输出时不仅与当前状态有关同时也与输入有关。

状态机的状态编码有独热码，格雷码，二进制三种不同的编码。

独热码：每一种状态独占一位二进制组成的码值。

格雷码：任意两个相邻的二进制数只有一位二进制数不同。

二进制码：二进制计数每一个状态的编码。

独热码节约组合逻辑资源，而FPGA中组合逻辑资源又比较少，所以在FPGA中独热码是最常使用的码制。二进制码就独热码相反，使用的组合逻辑较多，格雷码介于二者之间。

在低速系统中，状态机的个数小于四个用二进制码，四到二十四之间用独热码，大于二十四个用格雷码。在高速系统中，无论有几个状态机都要用独热码。