FPGA学习笔记（四），RAM-IP核，FIFO-IP核，VGA及图像显示

注：文章内容为本人学习笔记，若有错误欢迎指正或补充。

1，RAM-IP核

RAM随机存储器。在FPGA中RAM有单端口与双端口两种类型的RAM，双端口RAM又分为简单双端口RAM与正真双端口RAM。简单双端口RAM的一个端口只能读，另一个只能写，正真双端口RAM的两个端口都能读写。

RAM进行读写操作一般需要时钟，地址，数据，使能信号。

RAM-IP核的端口有：

data              数据。

addres          地址，单端口的地址读写都是在同一个端口，所以单端口的RAM不能同时进行读写。

wren             写使能。

byteena        字节使能。

addressstall        地址时钟使能信号。

inclock           时钟输入端口，单端口的时钟输入有两种模式，单时钟模式，读写都是用一个时钟，双时钟模式，读写分别用不同的时钟。

clockena        时钟使能信号。

rden        读使能。

aclr        异步清零信号。

q        读数据输出

ontclock        双时钟下的读时钟。

2，FIFO-IP核

FIFO是一种数据缓冲器，用来实现数据先入先出的读写方式，主要用途在前后宽带不同步，多比特数据做跨时钟域处理等地方。

FIFO没有地址线，只有一个写和读端口，写入操作需要时钟信号，写请求信号，数据，读取操作需要，时钟，读请求信号，输出数据。

根据读写时钟不同可分为同步FIFO(scfifo)，与异步FIFO(dcfifo)

端口：

data        输入数据。

wrreq        写请求信号。

rderq        读请求信号。

clock        时钟信号，在异步模式下有两个时钟分别为wrclk，rdclk。

aclr        异步清零信号，在同步模式下有两个清零信号，分别为sclr，aclr。

full        数据满标志信号，异步模式下有有两个分别为wrfull，rdfull。

almost_full        写数据满阈值预警，达到阈值时拉高

empty        数据空标志信号，异步模式下有有两个分别为wrempty，rdebpty。

almost_full        读数据空阈值预警，达到阈值时拉高。

usedw[7:0]        FIFO中剩余数据的个数。

eccstatus[1:0]        校验位。

3，VGA及图像显示原理

VGA即视频图像阵列，使用模拟信号进行视频传输的标准协议。其有分辨率高，显示速度快，颜色丰富等优点。

VGA接口分公头与母头，公头为有排针的那头，每一头都有15个引脚，公头引脚排序为从左到右，从上到下，母头为从右到左，从上到下。其中最重要的是1，2，3，13，14号引脚，它们的作用为红绿蓝三基色的模拟信号与行同步，场同步信号。5号与9号为自测试与预留接口（自己接线时可以不接），4，11，12，15号引脚为地址码，可以悬空不接。6，7，8，10号引脚接地。

VGA显示原理，才用扫描的方式，进行图像显示，把像素点在行同步与场同步的信号下从上到下，从左到右的顺序扫描显示到屏幕上。

VGA的时序标准（VESA标准）

 其分为行同步信号时序与场同步信号时序，行扫描周期有6个阶段，如上图所示，每一个周期为一个基本单位，其单位为一个像素点。场同步信号的基本单位为一行个像素点。

由于FPGA的信号输出为数字信号，而VGA需要的是模拟信号，所以要把FPGA输出的信号进行一个DA转换，转换方式有两种，分别为使用硬件芯片AD713，使用权电阻网络的方式。

FPGA生成的数字信号通过权电阻网络生成红绿蓝三基色的模拟信号，其信号电压位0-0.714V，通过3基色电压大小不同生成图像。