实际项目开发中用到的代码,FPGA通过uart通讯解析上位机发送的数据包,并实现数据存储和调用,采用三段式状态机,Verilog语言。
数据包包含帧头、命令、数据长度、数据、16位的crc校验(会给出对应的多项式)、帧尾。
为了保证帧头和帧尾唯一性,使用了字符转义,并且在检测出帧头错误,校验错误,帧尾错误时会返回特定的指令给上位机,实现与PC端握手。
资料包含工程文件(可选quartus或Xilinx),代码(带注释),testbench,可运行仿真查看波形。
ID:7138696168061678