Verilog的4X4RAM

module ram_4x4#(parameter MASK = 3)(            //MASK是数据掩码
    input                    CLK,                            //时钟,在每一个上升沿操作RAM
    input    [3:0]            ADDR,                            //地址输入
    input [3:0]            DATA,                            //数据输入
    input                    EN,WR,                        //EN是操作使能位,WR是读写判断位:1为写入,0为写出
    output reg [3:0]    OUT);                            //输出寄存器
    
    reg [3:0] mem [0:(1<<4)-1];
    
    always @(posedge CLK) begin
        if(EN&&WR)    begin
            mem[ADDR] <= DATA & MASK;
        end
        else if(EN&&!WR) begin
            OUT <= mem[ADDR] & MASK;
        end
    end
endmodule