网上学习资料一大堆,但如果学到的知识不成体系,遇到问题时只是浅尝辄止,不再深入研究,那么很难做到真正的技术提升。
一个人可以走的很快,但一群人才能走的更远!不论你是正从事IT行业的老鸟或是对IT行业感兴趣的新人,都欢迎加入我们的的圈子(技术交流、学习资源、职场吐槽、大厂内推、面试辅导),让我们一起学习成长!
来看一个例子:
/* 这是一个
多行注释
案例 */
module addbit (
a,
b,
ci,
sum,
co);
// 这是单行的注释: 输入端口
input a;
input b;
input ci;
// 这是单行的注释: 输出端口
output sum;
output co;
// 这是单行的注释: 数据类型
wire a;
wire b;
wire ci;
wire sum;
wire co;
endmodule
大小写规则
Verilog的大小写规则是这样的:
- 区分大小写
- 所有的关键字都是小写的
这是一个关于大小写的命名示例:
input // 这是关键字
wire // 这是关键字
WIRE // 这是一个自定义名称(这不是关键字)
Wire // 这是一个自定义名称(这不是关键字)
**提示:**永远都不要将 Verilog 的关键字用作自定义名称,即使大小写不同也不要用(尽管这是合法的,但容易出错)。
标识符
标识符用于为对象(例如寄存器、函数或模块等)提供名称,以便可以从代码中的其他位置引用它。
- 标识符必须以字母或下划线 ( az AZ _ )开头
- 标识符可以包含字母、数字、下划线和美元符号 ( az AZ 0-9 _ $ )
- 标识符最长可达 1024 个字符。
这些是合法的标识符:
- data_input mu
- clk_input my$clk
- i386 A
转义字符(Escaped Identifiers)
Verilog 语言允许通过转义字符在标识符中使用任何字符。转义字符提供了一种在标识符中包含任何可打印 ASCII 字符的方法(十进制值 33 到 126,或十六进制的 21 到 7E)。
- 转义标识符以反斜杠 (back slash,****) 开头
- 转义标识符以空白符终止(逗号、括号和分号等字符成为转义标识符的一部分,除非前面有空格)
- 要用空白符终止转义字符,否则标识符后面的字符将被视为其中的一部分
Verilog 不允许标识符以数字开头。所以如果您真的想使用以数字开头的标识符,请使用转义字符,如下所示。
//使用转义字符的字符串后必须有空格
module \1dff (
q, // Q output
\q~ , // Q_out output,注意空格
d, // D input
cl$k, // CLOCK input
\reset* // Reset input,注意空格
);
input d, cl$k, \reset* ;
output q, \q~ ;
endmodule
Verilog 中的数字
您可以使用十进制、十六进制、八进制或二进制格式的常数。负数将以 2 的补码形式表示。问号 (?) 在数字中使用时与 z 的作用是等效的。
下划线 ( _) 在数字中的任何位置都是合法的(但作为第一个字符时会被忽略),其仅用来分隔数字以提高可阅读性。
整数(Integer )
Verilog 的整数规则是:
- 有符号整数(Sized )或无符号(unsized )整数 (无符号整数位宽为32)
- 二进制、八进制、十进制或十六进制
- 十六进制数字(a、b、c、d、e、f)不区分大小写
- 大小、进制和数值之间允许有空格
一般语法:';
下表是一些整数的表示示例:
整数 | 存储方式 | 备注 |
1 | 00000000000000000000000000000001 | 默认32位 |
8’hAA | 10101010 | 指定8位 |
6’b10_0011 | 100011 | 指定6位 |
'hF | 00000000000000000000000000001111 | 默认32位 |
Verilog 通过从右到左的方式来扩展 以填充指定的 。
- 当 小于 时, 的最左边的位被截断
- 当大于时,则根据中最左边位的值填充最左边的位:
- 最左边的’0’或’1’用’0’填充;
- 最左边的’Z’用’Z’填充;
- 最左边的’X’用’X’填充
注: X代表未知,Z代表高阻抗,1代表逻辑高或1,0代表逻辑低或0。
了解了这些规则后,再来看一些关于整数的示例:
整数 | 存储方式 | 备注 |
6’hCA | 001010 | CA原为1100_1010,但指定位宽为6,所以高两位被截断 |
6’hA | 001010 | A原为1010,但指定位宽为6,所以高两位填充00 |
16’bZ | ZZZZZZZZZZZZZZZZ | 全部用Z填充 |
8’bx | xxxxxxxx | 全部用x填充 |
实数(Real)
关于实数的一些规则是:
- Verilog通过四舍五入将实数转换为整数
- 实数不能包含“Z”和“X”
- 实数可以用十进制或科学记数法来表示
- < value >.< value > (十进制)
- < mantissa >E< exponent > (科学技术法)
- 当用实数给整数赋值时,实数会四舍五入到最接近的整数
这是一些实数表示的例子:
实数 | 十进制表示 |
1.2 | 1.2 |
0.6 | 0.6 |
3.5E6 | 3500000.0 |
有符号数和无符号数(Signed and Unsigned Numbers)
Verilog 支持这两种类型的数字,但有一定的限制。不同于C语言,verilog没有用来表示一个数字是有符号整数还是无符号整数的 int 和 unint 数据类型。
任何没有负号( -)前缀的数都是正数。负数可以通过在常数前加减号(即负号 -)来指定,因此来成为有符号数。Verilog 在内部以 2 的补码格式表示负数。
这是一个数值描述的例子:
数字 | 描述 |
32’hDEAD_BEEF | Unsigned or signed positive number |
-14’h1234 | Signed negative number |
下面的代码展示了Verilog是如何处理有符号和无符号数的:
module signed_number;
reg [31:0] a;
initial begin
a = 14'h1234;
$display ("Current Value of a = %h", a);
a = -14'h1234;
$display ("Current Value of a = %h", a);
a = 32'hDEAD_BEEF;
$display ("Current Value of a = %h", a);
a = -32'hDEAD_BEEF;
$display ("Current Value of a = %h", a);
#10 $finish;
end
endmodule
这是仿真的结果(负数展示的是2进制补码):
Current Value of a = 00001234
Current Value of a = ffffedcc
Current Value of a = deadbeef
Current Value of a = 21524111
数据类型
既有适合小白学习的零基础资料,也有适合3年以上经验的小伙伴深入学习提升的进阶课程,涵盖了95%以上大数据知识点,真正体系化!
由于文件比较多,这里只是将部分目录截图出来,全套包含大厂面经、学习笔记、源码讲义、实战项目、大纲路线、讲解视频,并且后续会持续更新
)]
[外链图片转存中…(img-jCRPTiAb-1715764021607)]
[外链图片转存中…(img-ztoftPvJ-1715764021607)]
既有适合小白学习的零基础资料,也有适合3年以上经验的小伙伴深入学习提升的进阶课程,涵盖了95%以上大数据知识点,真正体系化!
由于文件比较多,这里只是将部分目录截图出来,全套包含大厂面经、学习笔记、源码讲义、实战项目、大纲路线、讲解视频,并且后续会持续更新