数电课程设计——数字电子钟计时系统

锋狂

已于 2025-05-20 12:02:15 修改

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分类专栏：课程设计文章标签：课程设计

于 2025-05-20 11:53:55 首次发布

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数字电子钟计时系统设计——基于NE555与74系列芯片

1、最终效果展示
2、具体方案
3、其他

基础要求：数码管实现从00:00:00到23:59:59的计时。

1、最终效果展示

数字电子钟计时系统设计——基于NE555与74系列芯片

2、具体方案

（1）5V电源

随便找个5V就可以（比如51单片机），我们当时选择的是供电模块。
！！！注意：购买时一定要选择【配线】
在这里插入图片描述

（2）时钟源（CP）设计方案

方案1：自己连接电路（电阻、电容大小用我图中标记的就可以）

在这里插入图片描述

（a）实际电路接线

iniaho

（b）最终效果展示

NE55定时器产生矩形方波

其他方案

方案2：信号发生器
方案3：51单片机编程
方案4：NE555脉冲模块
在这里插入图片描述

（3）主体电路设计

（a）手绘电路接线图

请添加图片描述

——电路接线图PDF下载链接：

注：

CP ——时钟信号输入。
中间数码管的接线方式与两侧数码管相同，为简化电路图，未重复绘制。
为保持图纸整洁，VCC 和 GND 的连线仅在右侧用虚线标注，实际电路需按规范完整连接。
图中使用 与门 和 与非门，均以逻辑符号表示，未展示具体芯片接线。
与门 的实现方式：可以通过两个 与非门 级联实现：

右下角提供了两种标准TTL与非门芯片：
74LS00（四路2输入与非门）
74LS20（双路4输入与非门）

（b） 74LS48芯片（共阴极7段数码管译码器）讲解

在这里插入图片描述

理论与实际不符的地方
- 理论上，当 RBI = 0（低电平）且输入的 BCD 码为 0000（十进制 0） 时，74LS48 会强制所有 7 段输（a-g）为 熄灭状态（即输出全高电平，数码管不显示）。也就是说，RBI 仅对输入 0000（十进制 0）有效，对其他 BCD 码（0001~1001）无影响。
- 实践发现，RBI引脚必须一直接 GND，否则，不管输入的 BCD 码为何值，数码管都一直显示0。
74LS48 的 LT反 引脚可以悬空（引脚悬空，默认为高电平）。

（c）74LS160芯片（十进制计数器）讲解

请添加图片描述

CP 为时钟输入引脚。
D0~D3 为数据输入引脚，用于预置计数初值，在下一个CLK↑（上升沿），将D0~D3 加载到计数器。
LD反 （全称Load, 低电平 有效），同步并行加载，当 LD反 = 0 时，下一个 CLK↑ 将 D0-D3 加载到计数器。
因为我们用的是异步清零方案，所以 D0~D3 和 LD反 悬空即可（引脚悬空，默认为高电平）。
Q0-Q3 为4 位 BCD 计数输出（0000~1001，即 0~9）。
RD反 为异步清零引脚，低电平有效，我们的电路图采用的就是异步清零方案。
- 注意⚠️RD反 引脚在不使用时不可以悬空, 必须接 VCC 。（可以发现，电路图最右侧的74LS160的RD反 引脚没有用到，所以接到了VCC）
ET、EP 为计数使能端，只有当 EP=ET=1 时，计数器才会在 CLK↑ 时递增计数。这俩个引脚悬空即可（引脚悬空，默认为高电平）。
RCO 为进位输出引脚，当计数器达到 1001（9）时，RCO 引脚输出高电平，在下一个 CLK↑ 又恢复到低电平，可用于级联扩展。RCO 引脚也就是电路图中VCC引脚旁边的 C 引脚。
那么 74LS160 和 74LS161 有什么区别呢？ 74LS160 为十进制计数器，而 74LS161 为十六进制计数器。