从头学起Verilog（一）：组合逻辑基础与回顾

  太久没有来CSDN了，因为去了博客园，现将博客园内容搬运过来，同步更新！

 

引言

　该部分主要回顾了本科时数字电路中组合逻辑电路部分，内容相对简单和基础。

　内容主要包括：布尔代数相关知识，卡诺图，最大项与最小项，竞争和冒险以及一些常见模块

 

 

数字电路中的逻辑

　组合逻辑：输出可以表示为瞬时输入变量的布尔函数。→即输出仅有当前输入决定

　时序逻辑：输出与之前的历史输入（当前状态）有关。→需要相应的存储单元

　正逻辑：高电平为1，低电平为0

　负逻辑：高电平为0，低电平为1

 

布尔代数

　常用算符（不多赘述）

　代数法则

　　本科时的数电考试，这部分被玩出了花样。但个人感觉除了要考试的学生需要额外练习一下，没有必要去刻意的记，用着用着自然就熟悉了。

　　德摩根定律还是有必要注意一下的，不要把公式作为负担，要当成艺术。

 

表示法与卡诺图

　表示法

　　这部分展开讲其实没什么意思，但卡诺图，译码器等都要用到。下面以三变量为示例大致说一下。

　　布尔函数可以表示“最小项之和”或“最大项之积”的形式，最大项和最小项个数均为2n

　　最小项：a’b’c’、a’b’c、a’bc’、ab’c、ab’c’、ab’c、abc’、abc