2 Verilog语法的基本概念—概述

Verilog HDL 描述的电路设计就是该电路的Verilog HDL 模型，也称为模块。Verilog HDL既是一种行为描述的语言（描述电路功能行为的模块）也是一种结构描述语言（描述元器件或较大部件互联的模块）。如果按照一定的规则和风格编写，功能行为模块可以通过工具自动转换为门级互联的结构模块（行为模块能转换为门级模块）。Verilog 模型根据实际电路的不同级别抽象分为5种：

2.1Verilog 模块的基本概念

下面对选择器用不同描述方法来描述，区分行为描述和结构描述，理解Verilog模块的基本概念。

（1）行为描述语言：

（2）布尔表达式方式描述（网表？）：

（3）结构语言描述：

2.2Verilog用于模块的测试

功能级（即行为级）——前仿真（RTL 也即功能仿真）

逻辑网表（逻辑布尔表达式）——逻辑网表仿真

门级结构级——门级仿真

布局布线完成后，引入延时模型——后仿真（布线后仿真）

注：生成网表就是将行为级描述转换为布尔逻辑表达式？综合成门级单元互联结构？