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RSS订阅原创 win11蓝牙不能搜索设备和连接设备
驱动安装完成后，要重新启动电脑。笔记本先拔掉电源，按住开关键10后秒再松手，完成冷启动（应该是用来彻底关闭所有应用程序）。台式机关机后拔掉电源，等30秒后在开启。PS: 我装好蓝牙驱动后重启电脑，蓝牙依然不能搜索和连接到， 采用冷启动之后开机才能搜索和连接上蓝牙设备。首先排查蓝牙驱动，笔记本根据自己的产品型号去对应的官网下载对应的蓝牙驱动版本。或者下载驱动安装软件。一般都是蓝牙驱动出了问题。
2024-03-24 13:59:56
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原创 2.1.6【vcs 收集和分析覆盖率】
Makefile.mti ，quasta 仿真器用Makefile.xrun， kidens 仿真器用mcdf_sv_regr.rmdb 和regration工具（quasta 的工具） 有关的。
2023-11-24 10:18:37
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原创 1.2 前向反向传播，多层感知机，回归，分类
将输入数据集划分到一个或多个类别中的过程类别是事先确定的，并且类别标签是已知的输出是一个离散的类别标签，而不是连续的值。
2023-11-16 17:21:59
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原创 1.1 神经网络原理+多层感知机
就是一个线性模型， 在机器学习中广泛使用w 斜率（连线权重） b 截距， n 输入个数 , f 激活函数一般写成， 等价， 也称 ：感知器 Perceptron， 不同学科里面名称不同。
2023-11-15 17:01:54
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原创 深度学习【数学基础】
卷积神经网络人脸识别，自动驾驶， 计算机视觉支柱cnn的变体注意力机制深度生成模型深度学习主要研究领域计算机视觉14章语音技术ASR自然语言处理。
2023-11-15 15:49:10
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原创 2.1.3 -2【类、对象、成员、继承、句柄、包】
类是成员变量和成员方法的载体，之所以称之为自治体，是因为其变量和方法应符合聚拢" 原则，即一个类的功能应该尽可能简单， 不应当承担过多的职责， 更不应该承担不符合它的职责，这 在设计模式中称之为单一职责原则类作为载体，也具备了天生的闭合属性，即将其属性和方法封装在内部，不会直接将成员变量暴露给外部，通过protected和local关键词 来设置成员变量和方法的外部访问权限。所以封装属性在设计模式中称之为开放封闭原则 (OCP Open ClosedPrinciple)只要添加了local。
2023-09-22 22:36:24
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原创 【高效文献调研】
1 Manictime (Timing for MAC)endnote,word，思维导图 为知笔记2 可以借助谷歌翻译 (页面翻译) 提升筛选文献效率。
2023-09-20 21:17:38
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原创 2.1.3 -1【验证计划、进程评估】
在制定验证计划的具体过程中，我们会将技术部分和项目部分都考虑进来从技术角度而言，我们需要考虑的有验证的功能点、验证的层次，测试用例、验证方法和覆盖率要求从项目部分来看，我们也需要考虑使用的工具人力安排、进度安排和风险评估。一份细致的验证计划也包括项目动向更新内容和工程进度，面对人力资源总是紧张的窘境，只有清晰的计划才能够合理运用人力资源，保证时间和人力的平衡验证计划需要时常保持更新，给出合理的安排，这样的过程就蕴含着从计划到实践再到反馈，最后到修改计划的周期。
2023-09-20 11:10:24
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原创 利用 HistCite快速定位关键文献
界面的所有蓝色都是超链接， 默认按时间排序， 右上角统计 包括 LCS 加和是多少， GCS加和， Collection span 时间跨度选择按照什么参数来作图， 如图 是按照LCS 最高的50篇来作图 ， 上面的一些点和你研究的关系不大， 如果不做图就不知道哪些是有关 哪些是无关的挑选出导出文献也 建议导出 LCR（近年的文章） 高的一些文章选好之后点击 mark ， 之后再导出在 endnote 新建一个文件，导入文件， 可以选择文章右键下载全文。
2023-09-19 22:46:26
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原创 2.1.2 -5【实验：发送紧密数据&问题分析&接口时钟&函数任务参数方向】
questa的 linux仿真vsim -i(图形界面) -voptargs=+acc work.tb4_ref &
2023-09-18 11:12:49
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原创 2.1.2 -4【实验一代码结构分析】
tb4.svchnl initiator 发送激励任务, chnl_write()封装在了 module里面，tb4出了例化DUT、产生时钟、复位以外，还做了3个 chnl_initiator chn10_init , chnl_initiator chn11_init , chnl_initiator chn12_init (用硬件模块做了例化)，然后通过一些线网类型来给 dut 的 ch0,1,2 做驱动, mcdt的最终输出、arbit输出，在实验1 环节暂时没用到。
2023-09-16 15:33:14
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原创 2.1.1 -2【MCDT 结构、波形、代码】
在 mcdt 里面没有优先级了， mcdf 寄存器有优先级，没有优先级先看端口。端口是3个slave 的 chnl ， chnl 有进来的数据（valid , data ， ready 信号），数据能否发送成功在下行端，当下行不接受数据时，就会拉低 ready 信号，跟下行之间每一拍的数据 不需要有额外的延迟 去做采样、判断， 必须在当前这一拍就给反馈。
2023-09-15 16:57:34
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原创 2.1.2 -1【验证环境的结构和组件】
测试平台(testbench) 是整个验证系统的总称它包括验证结构中的各个组件、组件之间的连接关系、测试平台的配置和控制。从更系统的意义来讲，它还包括编译仿真的流程、结果分析报告和覆盖率检查等从狭义上讲，我们主要关注验证平台的结构和组件部分，他们可以产生设计所需要的各种输入，也会在此基础上进行设计功能的检查。
2023-09-11 09:30:44
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原创 2.1.2 -2【SV接口、采样和数据驱动、测试开始结束、调试方法】
interface定义与module类似，初学者可以参考在interface的端口列表中只需要定义时钟复位等公共信号或者不定义任何端口信号，转而在变量列表中定义各个需要跟DUT和TB连接的logic变量。为了简单易用，我们推荐使用logic来定义变量。（接口里面为什么使用logic四值逻辑，而不使用bit 两值逻辑？interface也可以依靠参数化（参数可以控制接口信号里面的宽度、结构）方式提高复用性interface在例化时，同module的例化方式一样。
2023-09-10 20:47:03
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原创 6. verilog参数化设计：让8个LED分别以不同的频率闪烁
写两个模块，一个是底层模块（负责让一个led灯闪烁），一个是上层模块（调用底层模块的亮灯，对底层模块的计数值重定义，来实现不同频率的闪烁）8个LED灯分别以0.1s , 0.2s , 0.3s , 0.4s , 0.5s , 0.6s , 0.7s , 0.8s 闪烁。
2023-08-04 14:16:59
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原创 5.3 verilog参数化设计
模块1Clk,Reset_n,ledinput Clk;//二进制8个状态,3位if(!Reset_n)#(.WITH(7).a(counter1[2]), //counter1[2] 是最高位.out(led) //底层已将out定义为reg型，所以顶层不能再定义成reg型//对底层代码的重定参endmodule模块2a,b,c,outinput a;input b;input c;
2023-08-04 13:34:54
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原创 5.2 FPGA：基于verilog的LED流水灯设计（多种方法）
将led_run2.v中的 led 接到三八译码器的 out 端口上时，led 不能再定义为 reg 型，因为三八译码器底层已经将out定义为reg型。底层已经定义了reg型，顶层就不能再定义reg型。led是由底层模块驱动的，顶层只能定义为wire型。在当前模块中调用三八译码器模块，将38译码器的设计模块添加到当前文件夹中，在led_run2.v中通过接口调用三八译码器。当仿真时时间长，可以减小设计代码的计数次数，对分析移位功能没有影响。defparam写法不能在testbench中生效。
2023-08-02 09:41:17
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原创 5.1 FPGA：基于verilog的时序逻辑计数器设计
基础知识点：1.时序逻辑电路在任何时态的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关。2.计数器的核心元件是触发器，基本功能是对脉冲进行计数。
2023-07-31 21:15:03
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原创 Git高级篇
本文分为四个部分，1：分离HEAD ，2：相对引用1（^），3：相对引用2（~）“~”操作符、强制修改分支位置，4：撤销变更 git reset 与 git revert
2022-04-07 14:13:50
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空空如也
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