FPGA
FPGA的设计与验证
遨游天地间
这个作者很懒,什么都没留下…
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6. verilog参数化设计:让8个LED分别以不同的频率闪烁
写两个模块,一个是底层模块(负责让一个led灯闪烁),一个是上层模块(调用底层模块的亮灯,对底层模块的计数值重定义,来实现不同频率的闪烁)8个LED灯分别以0.1s , 0.2s , 0.3s , 0.4s , 0.5s , 0.6s , 0.7s , 0.8s 闪烁。原创 2023-08-04 14:16:59 · 593 阅读 · 1 评论 -
5.3 verilog参数化设计
模块1Clk,Reset_n,ledinput Clk;//二进制8个状态,3位if(!Reset_n)#(.WITH(7).a(counter1[2]), //counter1[2] 是最高位.out(led) //底层已将out定义为reg型,所以顶层不能再定义成reg型//对底层代码的重定参endmodule模块2a,b,c,outinput a;input b;input c;原创 2023-08-04 13:34:54 · 115 阅读 · 1 评论 -
5.2 FPGA:基于verilog的LED流水灯设计(多种方法)
将led_run2.v中的 led 接到三八译码器的 out 端口上时,led 不能再定义为 reg 型,因为三八译码器底层已经将out定义为reg型。底层已经定义了reg型,顶层就不能再定义reg型。led是由底层模块驱动的,顶层只能定义为wire型。在当前模块中调用三八译码器模块,将38译码器的设计模块添加到当前文件夹中,在led_run2.v中通过接口调用三八译码器。当仿真时时间长,可以减小设计代码的计数次数,对分析移位功能没有影响。defparam写法不能在testbench中生效。原创 2023-08-02 09:41:17 · 4350 阅读 · 1 评论 -
5.1 FPGA:基于verilog的时序逻辑计数器设计
基础知识点:1.时序逻辑电路在任何时态的稳态输出不仅取决于当前的输入,还与前一时刻输入形成的状态有关。2.计数器的核心元件是触发器,基本功能是对脉冲进行计数。原创 2023-07-31 21:15:03 · 469 阅读 · 3 评论