解过的ESD小问题

作者:AirCity 2020.3.1
Aircity007@sina.com 本文所有权归作者Aircity所有

某智能手表在侧键附近打ESD后出现反复开关机现象

根据反复重启的时间判断,类似于长按Power键。检查Power_On信号,发现已经被持续拉低,Power_On信号的原理图如下:
在这里插入图片描述
为了降成本,位置1并没有贴TVS管,而是用一个电容代替,电容的耐压值是25V。失效的机器,这个电容已经短路,可以判断ESD进入壳体,直接打坏了位置1的电容。
如果把位置1的电容耐压提高到50V,能抗的ESD抢数量会增多,但最终还是会坏。
这个项目不是防水的,密封性做的很差,所以才有问题。

解决方法

把位置1的电容换成TVS管,或者位置1不要贴任何东西,在位置2放一个1nF的电容。靠1K电阻+1nF电容来吸收ESD能量。
另外,在侧键的FPC附近,增加了GND露铜区域,引导ESD先进入GND。
这也是一种低成本的解决方法,如果ESD能量足够大,实测几乎可以把1K电阻打坏。

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某智能手表在USB接口外壳打ESD造成黑屏死机问题

充电口是Micro-B型USB接口,接触放电±10KV,会出现黑屏,死机,闪屏等现象。
抓死机Log,没有发现什么端倪。
将USB信号逐个引出,VBUS,D+,D-都没有出现问题,打ID管脚,会出现类似现象。打GND,会很低概率出现类似现象。遂将问题定位到ID管脚,和GND上。

仔细检查USB接口附件的Layout,问题如下:

  1. USB_ID管脚是悬空的。
    在这里插入图片描述
  2. 在L3和L6层,靠近USB接口,有与屏相关的敏感信号。
    在这里插入图片描述
    在这里插入图片描述
    悬空的ID管脚是知名威胁,静电积累到一定程度,肯定会对周围放电,二次放电的威力更大。
    USB周围的有敏感信号,在打ESD时,附近的GND电平瞬间局部抬高,尤其是看到USB接口的屏蔽壳跟表层相连,周围没有非常多的过孔打到内层GND,这更加重了GND局部电平的提高,这会干扰到这些敏感信号,导致死机,黑屏,闪屏问题。

解决方法

USB的固定PIN以及GND PIN,只接主GND,不要每一层都接GND。
MIPI,LCD_TE,LCD_RST远离USB接口

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某智能手表屏幕朝下,打后壳会黑屏

这是一个SPI接口的显示屏,问题比较简单,一个偶然的机会发现是SPI信号中,CS线被软件强制拉低,且一直处于低的状态,这样是不行的。
实测将CS线的行为改成符合SPI协议,只在传输数据时拉低,这个黑屏的问题解决了。

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某智能手表在USB的GND PIN上注入接触﹣8KV静电,会概率关机

首先抓取了Log分析,没有发现什么线索。
直接拆开整机,在主板的不同地方的GND,注入ESD,统计关机的次数,得出一个简单的规律,只有在靠近电池BTB的地方,才会大概率出现,初步判断是ESD干扰了电池周围的信号。
电池BTB周围的信号有D+,D-,VBUS,MIPI,BAT_ID,BAT_THERM等,逐个在这些信号上,注入小两级的ESD,比如±2KV,有些信号会导致PMU损坏,有些会导致死机。只有BAT_ID信号会出现关机的现象。
在这里插入图片描述
关机有两种可能,一是内部软件流程关机,二是电池突然掉电。尤其是第二种,往往很容易忽略。因为某些情况下,ESD注入两枪,立即就出现了关机现象,这很像是电池掉电了。
电池掉电有两种可能,一是电池保护板保护机制生效,切断了供电。二是Vbat到PMU的通路被打断。排查了主板上的器件,Vbat的通路经过的都是一些模拟器件,可能性比较小。
我们直接从主板VBAT飞线,连接到程控电源上,再打ESD的时候,发现就不会关机了。这进一步说明,在注入ESD时,是电池本身没有输出了。
在这里插入图片描述

电池保护板的原理图如下:
在这里插入图片描述
在图中GND上注入+8KV,没有问题,因为右边的TVS吸收了大部分能量,由于正向导通,钳位电压较低(小于4.4V),电池保护板没有触发保护机制。但是如果注入-8KV,TVS管开始反向钳位,瞬间的钳位电压较高(大于4.4V),超过电池起保护电压,电池触发保护机制,MOS管U2断开,导致关机。下图是TVS管的钳位特性,也能佐证这个结论。
在这里插入图片描述
注意电池保护板的保护IC,是判断C1两端的电压,来决定是否起保护的。所以要解决这个问题,需要增大C1的容值。实测将C1增大到1uF,关机的概率明显降低了。
降低了,但没有彻底解决问题,肯定还有其他原因。
这个原因是先猜出来,然后试验验证的。
上文提到只有BAT_ID信号会出现关机的现象。所以猜测静电耦合到了ID管脚,进入PMU导致关机。
下面是这次电池保护板的走线,ID的走线与GND有较长的耦合长度,GND上的瞬间能量能很快耦合到这根线上,最终直接进入到PMU。
在这里插入图片描述
虽然主板上ID走线也跟GND有很长的耦合距离,但是主板上的GND与Vbat之间有TVS钳位,GND的电压不至于跳变太厉害,也不会耦合很多能量到ID线上。反而是电池FPC上的GND电平跳动最大,ID先在FPC上耦合的能量更多。
FPC改版成如下样式,ID和GND基本没有重叠区域,能量也不会耦合到ID管脚上,再也没有出现过关机问题。

在这里插入图片描述

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屏幕朝下,ESD接触放电后壳,TP失效

经检查,确定是TP IC被打坏。
没哟仔细分析IC损坏的原因,因为发现TP FPC背后的双面到点胶太弱,根本没有粘到GND上。TP没有很好的接地,导致了这个问题。
只要TP接地良好,就肯定该不会出现TO IC失效问题。

在这里插入图片描述

<think>好的,用户想了解ESD结电容的定义,特别是在电子元件和静电防护中的含义。首先,我需要明确ESD是什么,ESD代表静电放电,这在电子元件的保护中非常重要。结电容可能与ESD保护器件的结构有关,比如二极管或TVS二极管中的PN结电容。 接下来,结电容的定义。结电容通常指PN结在反向偏置下的电容效应,由势垒电容和扩散电容组成。但在ESD保护器件中,结电容可能会影响高频信号,因为过高的电容会导致信号完整性下降。所以ESD器件的结电容需要足够低,尤其是在高速接口的保护中。 用户可能想知道为什么结电容在ESD防护中重要,以及如何影响电子元件性能。需要解释结电容对信号传输的影响,比如在USB或HDMI等高速线路中,高电容会引起信号衰减或反射,因此选择低结电容的ESD器件是关键。 另外,可能需要提到不同ESD器件的结电容范围,比如TVS二极管通常在0.1pF到5pF之间,具体取决于设计和应用。还要说明优化结电容的方法,如改进半导体材料和结构设计,例如使用低掺杂浓度或增大耗尽层宽度来降低电容。 用户的问题可能还涉及实际应用中的权衡,比如防护等级和结电容之间的平衡。高防护能力的ESD器件可能结电容较高,所以需要根据具体应用选择合适的产品。例如,高速数据传输需要低电容,而普通端口可能可以容忍稍高的电容。 最后,确保回答结构清晰,分点解释定义、重要性、影响因素和应用中的考虑。同时生成相关问题,帮助用户进一步理解相关概念,如结电容的影响因素、测量方法、典型应用场景等。</think>### ESD结电容的定义与解析 #### 1. **ESD结电容的定义** ESD静电放电)保护器件的**结电容**是指其内部半导体结构(如PN结或肖特基结)在特定工作条件下表现出的等效电容。这种电容主要由以下两部分组成: - **势垒电容**:PN结反向偏置时,耗尽区宽度变化引起的电容效应; - **扩散电容**:正向偏置时载流子扩散过程中的电荷存储效应[^1]。 在ESD防护场景中,结电容通常指反向偏置状态下的**势垒电容**,典型值范围为$0.1\ \text{pF}$至$5\ \text{pF}$(例如TVS二极管)。 #### 2. **对电子元件的影响** $$ C_j = \frac{\varepsilon A}{W} $$ 其中$C_j$为结电容,$\varepsilon$为材料介电常数,$A$为结面积,$W$为耗尽层宽度。 **关键影响**: - **高频信号衰减**:结电容过大会导致高速信号(如USB 3.0、HDMI)的上升沿变缓,产生阻抗失配; - **插入损耗**:在射频电路中,电容可能引起额外的能量损耗[^2]。 #### 3. **静电防护中的设计权衡** | 参数 | 低结电容方案 | 高防护能力方案 | |---------------|---------------------|---------------------| | 结电容 | $<0.5\ \text{pF}$ | $1-5\ \text{pF}$ | | 触发电压 | 较高 | 较低 | | 适用场景 | 高速接口 | 电源端口 | #### 4. **优化方法** - **结构改进**:采用沟槽型PN结或三维结构扩大耗尽层宽度$W$; - **材料选择**:使用低介电常数介质层(如SiO₂)或宽禁带半导体(如GaN)[^3]; - **电路设计**:多级防护架构中,前端使用低电容器件过滤高频干扰。
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