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RSS订阅原创 DC-DC电路的自举电容电路原理
因此在高端 MOS 采用 NMOS 的 DC-DC 芯片设计中，需要一个电路来起自举的作用，即产生一个高于系统输入电压的电压来导通高端 NMOS，而由于该电容尺寸较大，很难集成在 IC 中，所以大部分的 DC-DC 芯片都要求用户将自举电容放置在芯片的外部。我们可以看到异步 DC-DC 芯片在桥下侧设计了一个小 MOS 管，并且串联了一个二极管（蓝色圈出），之所以说这是一个小 MOS 管，是因为里面串联了一个二极管，在电流续流的过程中，大电流回路只会流过外部的肖特基二极管，而不会影响自举电容的充电回路。
2025-05-24 16:44:02
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原创 浅谈PCB传输线（一）
此时，与四分之一波长的时间周期或数字脉冲信号的最快上升时间相比，信号从源传输到目的地所需的时间非常短(<10%)。本质上，它指的是数据位的转换时间。然而，当处理更高频率或更高数据传输速率的信号时，信号源和目的地之间的传播时间不容忽视。信号从源到目的地所需的时间与信号中高频分量波长四分之一的时间周期相比，不容忽视。如果 Er ≈ 4(例如 FR4 材料)，则带状线上的信号速度是空气中的一半，即约为6英寸/纳秒。如果 tr=数字信号的最快上升/下降时间，则信号在长度 lc 上的传播时间为 tpd(传播延迟)。
2025-04-29 00:02:47
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原创 PCB 过孔铜厚的深入指南
我们常规成品1OZ成品铜厚，孔铜按IPC二级标准，我们通常一铜（全板电镀）的厚度为5-7um,二铜（图形电镀）厚度为13-15um，所以我们的孔铜厚度在18-22um之间，加上蚀刻和其它原因导致的损耗， 我们的最终孔铜就在20UM左右。从上两个图中我们可以清楚看到，我们的PCB完成铜厚是由PCB的基铜厚度加上板电和图电最终厚度，也就是说完成铜厚大于PCB的基铜，而我们的PCB全部孔铜厚度，是在两流程中电镀完成，即全板电镀孔铜的厚度和图形电镀的铜厚度。通孔现已镀好，下一步是蚀刻顶层和底层的铜。
2025-04-24 23:11:46
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原创 PCB 制造流程分步指南
正因如此，领先的中国专业PCB制造商倾向于使用电脑控制的PCB钻孔机。这里说的邮票用就是使用很小的孔把板与板之间链接起来，看上去像邮票上面的锯齿形，因此叫邮票孔链接。该工艺从PCB的基本形状开始，PCB由一块由基板材料制成的层压板组成。这种应用是必要的，因为它会在印刷电路板的外表面添加一层保护层，为焊接过程做好准备。通常，板厂会使用光学打孔机，这是一种专用机器，将针头穿过对位孔，使内层和外层对齐。钻孔被认为是 PCB 制造过程中最关键的一步，它为通孔和不同 PCB 层之间的连接奠定了基础。
2025-04-24 09:52:54
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原创 电源上电回勾现象
将12V-5V的DC-DC的EN电平调小，使得12V电压接近12V左右 5V的EN使能刚刚好打开，该EN的门限最大是1.35V。在上电瞬间12V先给输入的滤波电容充电，然后再到后级，在这个过程中12V未稳定，此时5V DC-DC BUCK电路已经启动。先怀疑是否是负载所需的峰值电流较大，在1.1V电压没稳定之前，负载已经有部分在工作，吸取较大电流，造成电压跌落。而5V的后级DC-DC的输入范围是2.5-5.5V，也就是说5V尚未稳定就后级DC-DC就已经启动了。电源回勾（也称为电压回勾、电压凹陷或瞬时。
2025-04-22 18:22:08
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原创 orcad csi 17.4 DRC规则设置及检查
rCAD绘制完原理图之后总是需要开启DRC检测，但是DRC一般都是英文版的，下面基于Cadence17.4 的orCAD16.6 对DRC的界面做简单的介绍首先，鼠标点击原理图，然后再点击右上方的小勾图标 desine rules checkoption选项的界面电气规则设置物理规则设置报告选项。
2025-04-18 23:25:37
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原创 PSE技术原理
受电设备（Powered device，PD）指任何由PoE供电的设备，这些受电设备通常还附带一个可选的外部电源供电接口，根据设计，设备可以完全不用、部分、或者全部由这个供电接口获得电力，[21][22]有时候也会作为一个设备供电的后备，以防止PoE供电出现故障。另一个差别在于802.3bt标准的PD会有第2个分级电阻，PSE所送的第1个和第2个分级信号所测量的是第1个分级电阻的电流，第3个到第5个分级信号测量的是第2个分级电阻的电流。同时PD会做硬件分级，告诉后级系统，PSE所能支持的功率等级。
2025-04-16 09:53:42
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原创 基于 Polar Si9000计算阻抗
但在实际制作时，铜线顶部会有部分被刻蚀掉，表面被刻蚀后的宽度表示为W2，一般取经验值W2=W1-1，单位为 mil，Si9000 里面默认也是采用 W1，W2 相差 1 mil 的方式进行计算。在设计PCB时，经常会遇到高速差分线，比如USB、HDMI、LVDS、以太网等等，高速差分线不仅要求信号线的正端和负端信号线宽及线间距保持一致，还需要对差分信号线进行阻抗控制。半固化片的介电常数与厚度有关，板材的介电常数与其所用的树脂材料有关，FR4板材其介电常数为4.2—4.7，并且随着频率的增加会减小。
2025-04-15 18:17:17
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原创 示波器测量纹波&噪声的一些建议
大量程下示波器的本底噪声会被放大，如：示波器的基本量程为10mV/格，此时底噪为500uV，当量程改为100mV/格，示波器输入会增加10:1的衰减器，显示时再将信号放大10倍，底噪变为5mV。最近看到用50欧姆同轴线测电源纹波的很多流行文章，各式各样，不明觉厉，终于抽空自己查阅相关文章，在此谈一下个人在工作中用示波器测量纹波&噪声的一些建议。因为前文提到：纹波的频率范围通常与电源的开关频率（如几十kHz到MHz）或输入交流频率（如50Hz/60Hz工频）相关。
2025-04-11 18:30:18
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原创 RJ45的线序定义
（内置网络变压器的RJ45就不用去量了，因为内置网络变压器，初级和次级量不通）但是转头一想：经过网络变压器的次级线圈，内置网络变压器RJ45的接水晶头的1和2 3和6物理上是通的，因为同一组差分限号，不管是百兆千兆，都不例外。缺口朝上和朝下的定义刚刚好是反的，如上图所示，国产数据手册，很多厂家相互抄袭，PIN脚定义标识不全。今天主要讲的是开口朝上和朝下的定义，和如何区别是否内置网络变压器。而不带内置网络变压器的RJ45，1-2,3-6脚彼此互不通。上图一个是缺口朝上，一个是缺口朝下，均是不带网络变压器的。
2025-04-01 17:36:05
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原创 示波器测试纹波探针和GND反接事故分析
长时间接触若电流大的话，要么烧坏被测板子供电输出的DC-DC,要么少烧坏示波器的探头的GND,但是这个GND是通过探头的线缆到示波器，承受DC-DC输出短路的功率短时间内应该不至于烧坏，除非功率很大。原来是被测供电的板子的供电通过示波器的探头的GND直接到GND了，那短路应该就是板子上的DC输出端对地短路。2.示波器和被测板子是否共地，探头和示波器的GND是通的，用万用表蜂鸣器打一下通度发现是通的，而被测板子的GND和市电的GND也是通的。刚刚说道的味道应该是板子上的DC-DC短路受损出现的。
2023-10-12 16:15:19
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原创 allgor17.4和17.2&16.6的快捷键设置问题
**背景：***当同时安装allgor17.4和17.2&16.6时，17.4和后两者不在同一安装路径。一段时间之后发现17.2&16.6的快捷键失效无用了。先回顾一下allgor17.4的快捷键路径，网上搜一下，依葫芦画瓢，找到类似的路径：E:\Cadence174_install\share\pcb\text。再依葫芦画瓢，发现果然有，快捷键的这个env文件里面的快捷键都是恢复默认值。将这两处的快捷键复制加进去，重新打开17.2或者16.6，此时发现快捷键可用。
2023-09-27 11:03:58
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原创 allegor的XNET设置
**背景：***差分线有串联电阻或者电容的情况下想设置包含电阻或者电容，然后，不限麻烦可以再串阻前后设置两次。可以手工创建PIN pair或者sig X plorer,首位选择起始和终点即可。先鼠标单击PCB上的电容或者其他串联器件，再create Model。model选择none,此时原来的XNET变成了NET。10的-7次方，算出来100nf=0.1uf=1。然后去设置规则里搜索这个网络，直接Ctr+f。按照上诉方式单击需要删除器件上的XNET。其中1e-07意思是1。此时XNET已经显现。
2023-09-26 18:02:23
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原创 allegor如何输出带网络名的PDF装配图
但是有一个问题：allegor17.2输出的焊盘上的网络名有大有小，未知从其他地方能否设置成一致，上诉第一个步骤有设置网络名的字符大小的，但是似乎并没有用。而allegor17.4输出的部分PAD上的网络则无法体现，应该是设置的问题，但暂时无法设置。在17.2或者17.4版本的allegro中做如下步骤设置。输出的pdf如下，焊盘附带网络名。
2023-09-18 15:41:25
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PP选择及纤维编织对高速通道布线的影响分析与优化策略
2025-05-14
【网络通信技术】IEEE 802.3bt PoE标准详解：以太网供电技术及其应用发展综述
2025-04-16
【网络通信技术】IEEE 802.3以太网供电（PoE）技术演进与标准解析：从802.3af到802.3bt的关键特性及应用场景分析
2025-04-16
电源噪声与纹波问题探讨
2023-10-13
空空如也
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