Library介绍（二）

时序弧（timing arc）

描述2个节点延迟信息的数据，可以分为net delay和cell delay两大类。

Net delay: drive cell output pin和drived cell input pin之间的net delay，取决于net rc和drive cell驱动能力及drived cell的load。

Cell delay: cell input pin到output pin之间的delay，主要有input transition和output load决定，可通过lookup table查询得到。

基本的时序弧主要有combinational timing arc、edge timing arc、preset and clear timing arc、Three state enable和disable timing arc等。

约束时序弧包括setup timing arc、hold timing arc、recovery timing arc、removal timing arc和width timing arc等。

Combination timing arc

其中，combination timing arc主要分为以下三种类型，正单边（如buffer），负单边（如inverter）和非单边类型，见图1。

正单边类型，即input信号由0跳转到1时，output信号也由0跳转至1的情况。

负单边类型，即input信号由0跳转到1时，output信号由1跳转至0的情况。

非单边类型，即input信号从0跳转至1时，output信号跳转还受到其他形况控制。如异或门，有A和B两个pin。当B=0时，A从0到1跳转时，output由0跳转至1。而当B=1时，output pin便由1跳转至0。我们把这种类型的时序弧叫做非单边类型。

Edge timing arc

定义时序组clock active edge到data out的delay，见图2。

Preset and clear timing arc

定义时序组清除信号（preset或者clear发生之后，数据被清除的速度），见图2。

Three state enable & disable timing arc

定义三态门enable信号到output pin的timing arc，见图3。

Setup timing arc

定义时序组件data信号需要提前在clock active edge之前稳定的时间，见图2。

Hold timing arc

定义时序组件data信号在clock active edge之后还需要稳定的时间，见图2。

Recovery timing arc

定义时序组件撤销清除的信号在clock active edge之前必须到达的时间，见图2。

Removal timing arc

定义时序组件撤销清除的信号在clock active edge之后才可以变化的时间，见图2。

Width timing arc

定义信号需要维持稳定的最短时间。如clock信号的最小脉宽约束。

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