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RSS订阅原创 [Place 30-99] Placer failed with error: ‘There are more instances than sites for type STARTUP‘解决方案
在工程中遇到的问题百度查了很多方法，大致是说，在实例化多个模块的时候顶层没有输出，但是工程里面有输出，修改之后仍然存在问题。上Xilinx官网查询。Xilinx Customer Community如下大致是把这个原语放到多个例化的模块的外面去。解决过程本来是这个原语在emif接口模块。STARTUPE2 STARTUPE2_inst ( .CFGMCLK(CFGMCLK), // 1-bit output: Configuration internal osci
2022-05-31 15:47:33
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原创 在vivado中使用$readmemh读取数据为X的情况
（1）进制错误可以在TCL控制台看到错误。将其修改为即可。$readmemb("F:/work_data/sigi.txt",file_idata,0,4095);数据正常读入寄存器，txt文件也要正常对应所读格式，目前用这个函数无法读取十进制数据。（2）文件路径格式有误使用 / 而不是 \（3）文件路径粘贴时候出现错误可以在tcl控制台看到这个警告，实际上我的代码里面前面路径是没有特殊符号的，于是往前删除一格，也没有将双引号删除，再次运行即可读到数据...
2022-03-25 19:56:56
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原创 HDLBit刷题记录（二）
Module cseladd 用一个多路选择器选择使用哪一个的后8位. module top_module( input [31:0] a, input [31:0] b, output [31:0] sum ); wire [15:0]sum1; wire [15:0]sum2; wire cout1; add16 addbuff1(a[15:0],b[15:0...
2021-11-17 19:03:27
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原创 ZYNQ045PS端与PL端通过BRAM通信
创建block design 添加zynqip核配置UART与DDR3。添加axi bram controller添加RAMip核自制ramip核增加bram控制相关代码文件。制作ip核将管脚进行映射添加参数完成制作修改bram存储大小综合生成bit流导出。launch sdk建立arm工程进行读写测试，这里测试ps写入读出。打开串口助手可以看...
2021-11-17 17:05:48
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原创 HDLBit刷题记录（一）
A Bit of Practice Given several input vectors, concatenate them together then split them up into several output vectors. There are six 5-bit input vectors: a, b, c, d, e, and f, for a total of 30 bits of input. There are four 8-bit output vectors: w, x..
2021-10-09 16:41:44
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原创 FPGA错误[Place 30-574] 以及串口乱码错误
[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of th
2021-09-07 14:29:54
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原创 PYNQ-Z1 RAM IP核使用
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言 一、RAM资源简介 二、RAM IP核的使用 1.RAM IP核的使用步骤 2.读写数据 3.使用ILA检测读取数据是否正确 总结前言无论什么样的资源处理器RAM资源都是必不可少的只要我们在程序的运行过程中需要用到计算那么必然会产生数据，必须需要一个存储空间去存储我们计算的数据。RAM是一个非常重要的资源。提示：以下是本篇文章正文内容，下面案例可供参考一、RAM IP简介
2021-08-28 22:28:24
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原创 PYNQ-Z1时钟IP(MMCM PLL)
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言 一、MMCM和PLL 二、时钟IP核的使用 1.创建和设置时钟ip核 2.检测数据 总结前言时钟IP核实现的功能对输入的时钟进行时钟的倍频时钟的分频或者是调整相位等等。对于比较复杂的系统而言，单个时钟已经无法满足设计要求。一、MMCM核PLLMMCM:混合模式时钟管理器 PLL：锁相环 MMCM比PLL的功能更加强大二、时钟IP核的使用...
2021-08-28 18:50:25
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原创 ZYNQ-Z1 Vivado软件的硬件调试
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言 一、ILA原理 二、使用步骤 1.HDL使用步骤 2.netlist使用步骤 总结前言参考正点原子ZYNQ官方教程，使用PYNQ-Z1，单纯使用pl端和FPGA区别不大一、ILA原理二、使用步骤1.HDL使用步骤以LED闪烁为例打开工程-》打开ip catalog-》搜索ILA，双击添加实例化ip，打开.veo文件复制例化...
2021-08-28 03:12:45
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原创 PYNQ-Z1自制ip核（以呼吸灯为例）
设计框图如下，参考了正点原子的教程。通过AXI控制PL端的led1.创建ip核第一步点击finsh。创建ip核选择默认 Add....把ip添加到工程弹出一个ip核的界面编辑添加pl端的代码控制led作为呼吸灯选择该地址例化呼吸灯在// Add user logic here ------------------ // User logic ends中间添加...
2021-08-27 22:18:49
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空空如也
verilog重复例化一个模块，使其并行进行计算，无法布线，布线报错。
2022-04-05
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