Alefssio-CSDN博客

原创 [Place 30-99] Placer failed with error: ‘There are more instances than sites for type STARTUP‘解决方案

在工程中遇到的问题百度查了很多方法，大致是说，在实例化多个模块的时候顶层没有输出，但是工程里面有输出，修改之后仍然存在问题。上Xilinx官网查询。Xilinx Customer Community如下大致是把这个原语放到多个例化的模块的外面去。解决过程本来是这个原语在emif接口模块。STARTUPE2 STARTUPE2_inst ( .CFGMCLK(CFGMCLK), // 1-bit output: Configuration internal osci

2022-05-31 15:47:33 4829 1

原创在vivado中使用$readmemh读取数据为X的情况

（1）进制错误可以在TCL控制台看到错误。将其修改为即可。$readmemb("F:/work_data/sigi.txt",file_idata,0,4095);数据正常读入寄存器，txt文件也要正常对应所读格式，目前用这个函数无法读取十进制数据。（2）文件路径格式有误使用 / 而不是 \（3）文件路径粘贴时候出现错误可以在tcl控制台看到这个警告，实际上我的代码里面前面路径是没有特殊符号的，于是往前删除一格，也没有将双引号删除，再次运行即可读到数据...

2022-03-25 19:56:56 3058

原创 HDLBit刷题记录（二）

Module cseladd 用一个多路选择器选择使用哪一个的后8位. module top_module( input [31:0] a, input [31:0] b, output [31:0] sum ); wire [15:0]sum1; wire [15:0]sum2; wire cout1; add16 addbuff1(a[15:0],b[15:0...

2021-11-17 19:03:27 297

原创 ZYNQ045PS端与PL端通过BRAM通信

创建block design 添加zynqip核配置UART与DDR3。添加axi bram controller添加RAMip核自制ramip核增加bram控制相关代码文件。制作ip核将管脚进行映射添加参数完成制作修改bram存储大小综合生成bit流导出。launch sdk建立arm工程进行读写测试，这里测试ps写入读出。打开串口助手可以看...

2021-11-17 17:05:48 492

原创 HDLBit刷题记录（一）

A Bit of Practice Given several input vectors, concatenate them together then split them up into several output vectors. There are six 5-bit input vectors: a, b, c, d, e, and f, for a total of 30 bits of input. There are four 8-bit output vectors: w, x..

2021-10-09 16:41:44 235

原创 FPGA错误[Place 30-574] 以及串口乱码错误

[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of th

2021-09-07 14:29:54 1959

Alefssio的博客

原创 [Place 30-99] Placer failed with error: ‘There are more instances than sites for type STARTUP‘解决方案

原创在vivado中使用$readmemh读取数据为X的情况

原创 HDLBit刷题记录（二）

原创 ZYNQ045PS端与PL端通过BRAM通信

原创 HDLBit刷题记录（一）

原创 FPGA错误[Place 30-574] 以及串口乱码错误

原创 PYNQ-Z1 RAM IP核使用

原创 PYNQ-Z1时钟IP(MMCM PLL)

原创 ZYNQ-Z1 Vivado软件的硬件调试

原创 PYNQ-Z1自制ip核（以呼吸灯为例）

空空如也

verilog重复例化一个模块，使其并行进行计算，无法布线，布线报错。