在工程中遇到的问题
百度查了很多方法,大致是说,在实例化多个模块的时候顶层没有输出,但是工程里面有输出,修改之后仍然存在问题。上Xilinx官网查询。Xilinx Customer Community如下
大致是把这个原语放到多个例化的模块的外面去。
解决过程
本来是这个原语在emif接口模块。
STARTUPE2 STARTUPE2_inst (
.CFGMCLK(CFGMCLK), // 1-bit output: Configuration internal oscillator clock output 65MHz.
.EOS(o_rst_n) // 1-bit output: Active high output signal indicating the End Of Startup.
);
我在外层的选择模块例化了多个接口模块
导致出现了多个原语,此时把他放到选择模块中,综合,布线,生成bit流均正常。
