实现74HC283的四位二进制进位全加器的功能

VerilogHDL程序设计与仿真作业5：

——实现74HC283的四位二进制进位全加器的功能

一、实验目的

• 实现74HC283的四位二进制进位全加器的功能

二、实现74HC283的功能

1、设计思路

• 根据进位信号和输出信号的逻辑表达式（74HC283逻辑图）以及真值表示例，结合行为级、数据流建模即可实现74HC283的四位二进制进位全加器的功能。
• 进位信号和输出信号等逻辑表达式（74HC283逻辑图）

• 74HC283的真值表示例

2、实现代码

//文件名称：_74HC283.v
//fuchaoxinHUST11302020
module _74HC283(C_1,A,B,CO,S);
input C_1;
input [3:0] A,B;
output CO;
output [3:0] S;
/*说明：
输入端：[3:0] A,B为待加数，C_1为最低位的进位。
输出端：[3:0] S为输出数，CO为最高位的进位。
*/

// 中间变量定义
wire [3:0] P,G,C;

assign P=A^B;
assign G=A&B;
// 得到P为传输信号，G为产生信号

genvar i;
assign C[0]=G[0]|(P[0]&C_1);
for(i=1;i<=3;i=i+1) assign C[i]=G[i]|(P[i]&C[i-1]);
// 依次根据各位进位信号的逻辑表达式进行数据流建模

assign CO=C[3];
// 得到输出进位信号

assign S[0]=P[0]^C_1;
for(i=1;i<=3;i=i+1) assign S[i]=P[i]^C[i-1];
// 依次根据各位输出信号的逻辑表达式进行数据流建模

endmodule

3、测试代码

//文件名称：Test_74HC283.v
//fuchaoxinHUST11302020
`timescale 10ns/1ns
module Test_74HC283;
reg C_1;
reg [3:0] A,B;
wire CO;
wire [3:0] S;

 _74HC283 U0(C_1,A,B,CO,S);//实例化元件
initial 
    $monitor($time,":\t C_1=%b, A=%b, B=%b, CO=%b, S=%b \n", C_1, A, B, CO, S); 
    //监视器的显示内容
initial begin
//正常显示
    A=4'b0000; B=4'b0000; C_1=0;
    #5
    A=4'b0001; B=4'b0001; C_1=1;
    #5
    A=4'b0010; B=4'b0010; C_1=0;
    #5
    A=4'b0011; B=4'b0011; C_1=1;
    #5
    A=4'b0100; B=4'b0100; C_1=0;
    #5
    A=4'b1111; B=4'b1111; C_1=1;
    #5
    $stop;//停止模拟仿真
end
endmodule

4、仿真

• 波形
  

• 监控器