VHDL语言基本单元及其构成——EDA学习笔记（一）

一个相对完整的VHDL程序至少包括实体说明和实体对应的结构体两个基本组成部分。实际上，一个完整的VHDL程序应具有如下所示的比较固定的结构体，包括四个部分。 

库、函数包使用说明：用于打开（调用）本设计实体将要用到的库和程序包。

实体说明：描述该设计实体与外界接口信号，是可视部分。

结构体说明：用于描述该设计实体内部工作的逻辑关系，是不可视部分。

配置说明语句：主要用于以层次化方式中对特定的设计实体进行元件例化，或是为实体选定某个特定的结构体。

 一、实体

实体（entity）是一个设计实体的表层设计单元，功能是对这个设计实体与外部电路进行接口描述。

1.实体语句结构

entity 实体名 is
[generic(类属表);]
[port(端口表);]
end entity 实体名;

实体说明单元必须以语句“entity 实体名 is”开始，以语句“end entity 实体名;”，实体名有设计者命名，用来表示设计电路芯片的名称ÿ