【VHDL语言学习笔记（二）】 4位向量加法器

目的：使用VHDL文本输入法设计并实现一个4位向量加法器。

 程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity add_4 is
	port(
		Ai,Bi		:in std_logic_vector(3 downto 0);
		Ci			:in std_logic;
		So			:out std_logic_vector(3 downto 0);		--SO全加和输出,Co进位输出
		Co			:out std_logic
		);
end add_4;

architecture behave of add_4 is
signal C	:std_logic_vector(4 downto 0);	--中间信号变量
begin
	process(Ai,Bi)
	begin
	C(0) <= Ci;
		for n in 0 to 3 loop
			So(n) <= Ai(n) xor Bi(n) xor C(n);
			C(n+1) <= (Ai(n) and Bi(n)) or ((Ai(n) xor Bi(n)) and C(n));
		end loop;
	Co <= C(4);
	end process;
end behave;

仿真图