常用数字电路模块之三：计数器与分频器（二））

三、分频电路

　　（1）简单的计数器

　　计数器实质是对输入的驱动时钟进行计数，所以计数器在某种意义上讲，等同于对时钟进行分频。例如一个最大计数长度为N=2^n(从0计数到N-1)的计数器，也就是寄存器位数位n,那么寄存器最高位的输出为N=2^n分频，次高位为N/2分频...例如下面的代码：

module test#(parameter N=3)(


input clk,
input rst_n,
output clk_div
);




reg [N-1:0] div_reg        ;//分频计数器
always @(posedge clk or negedge rst_n)
    if (rst_n == 1'b0 )
        div_reg    <= 0 ;
    else
        div_reg    <= div_reg + 1'b1 ;


assign clk_div = div_reg[N-1] ;


endmodule

 该代码描述的将一个3位的计数器最高位输出，也就是计数长度为8（计数从0~7）波形如下所示：　

可以看到最高位的输出为输入时钟的8分频。

 

　　当N不是2的整数次幂时，即N≠2^n时，从0计数到N-1，其最高位作为时钟输出（占空比不一定为 1：1）是输入时钟的1/N，也就是N分频。我们来举个例子，比如最大计数长度为5的计数器,即从0计数到4后又返回0，那么需要定义一个三位的寄存器。寄存器的计数过程为：

　　000-001-010-011-100-000-001-010-011-100-000-001-010-011-100-000-001-010-011-100······

我们取最高位，得到的信号变化就是：

　　0-0-0-0-1-0-0-0-0-0-1-0-0-0-0-1-0-0-0-0-1···

 代码如下所示：

module test#(parameter N=3)(
input clk,
input rst_n,
output clk_div
);




reg [N-1:0] div_reg        ;//分频计数器
always @(posedge clk or negedge rst_n)
    if (rst_n == 1'b0 )
        div_reg    <= 0 ;
    else if(div_reg == 3'd4)//从0计数到4，然后返回到0,5分频
        div_reg    <= 0;
    else
        div_reg    <= div_reg + 1'b1 ;




assign clk_div = div_reg[N-1] ;


endmodule

仿真波形如下所示：

由此可以看到，每一个分频后的时钟周期=5倍原来的时钟周期，因此是5分频。

 

　　那么这个情况是不是也可以包含第一种情况呢？我们那设置为8分频看看，即前面的3'd4改成3'd7，得到的仿真波形如下所示：

可以看到，计数器的最高位输出也是输入频率的1/N。

 因此我们得到结论࿱