基于FPGA的时钟IP核介绍

最新推荐文章于 2024-08-05 15:40:58 发布

Blanb

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文章标签： fpga 编程语言

本文链接：https://blog.csdn.net/Blanb/article/details/113096971

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本文介绍了FPGA中的时钟IP核MMCM PLL的使用，包括其在Xilinx FPGA中的作用，配置过程，以及如何在Vivado中创建和配置时钟IP核。通过实例展示了如何进行时钟倍频、相位调整，并提供了顶层模块的Verilog代码及仿真验证。

摘要由CSDN通过智能技术生成

时钟IP核介绍
一、时钟IP核（MMCM PLL）简介。
一般简单的代码只能用于时钟的分频，而对于倍频却无法实现。本次小编主要介绍一下时钟IP核（PLL和MMCM）的简单使用，实现频率的倍频、分频、相位动态调整等。
在Xilinx的FPGA中，CMT包含PLL和MMCM。
PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。
MMCM（混合模式时钟管理）：是基于PLL的新型混合模式时钟管理器，实现了最低的抖动和抖动滤波，为高性能的FPGA设计提供更高性能的时钟管理功能。

二、vivado中时钟IP核的配置
IP核名称为Clocking Wizard，直接在IP Catalog中搜索即可。接下来演示简单的配置过程：

![在这里插入图片描述](https://img-blog.csdni
选择类型是PLL还是MMCM，由于MMCM是基于PLL的设计，包含PLL的功能，则一般选择MMCM。第二步是系统时钟的输入，有两个通道，一般选用一个即可，小编的系统时钟为50M，可根据自己板子的情况而设。