系列一：时序逻辑电路设计

时序电路的时间参数

• 逻辑最坏情形的延时为t_plogic，最小延时为污染延时（contamination delay）t_cd。
• t_cdregister是寄存器的最小传播延时（或称污染延时）。
• $T⩾t_{c-q}+t_{plogic}+t_{su}$.
• $t_{cdregister}+t_{cdlogic}⩾t_{hold}$.

关于锁存器和寄存器

• 锁存器有两种模式：透明（transparent）和维持（hold）模式。
• 锁存器输入必须在时钟下降沿附近的一段较短时间内稳定以满足建立时间和保持时间的要求。
• 常用的寄存器形式是主从（master-slave）结构，它把负锁存器和正锁存器串联起来。

锁存器类型及其设计

多路开关型锁存器

• 图7.7所示锁存器缺点：效率不高，因为对于CLK信号有4个晶体管的负载。

SR锁存器

有比CMOS SR锁存器

主从边沿触发寄存器类型及其设计

多路开关型锁存器构成的触发器

• 反相器I₁和I₄隔离了输入了内部节点，并对触发器提供了一个固定的输入负载。
• 假设反相器的传播延时为t_{pd_inv}，传输门的传播延时为t_{pd_tx}。同时假设污染延时为0，而且CLK产生CLKB的反相器的延时也为0。对于传输门多路开关型寄存器，输入D在时钟上升沿之前必须传播通过I₁，T₁，I₃和I₂。这就保证了在传输门T₂两端的节点电压值相等。否则，交叉耦合的一对反相器I₂和I₃就可能会停留在一个不正确的值上。因此建立时间等于$3\times t_{pd\_inv}+t_{pd\_tx}$。
• 传播延时是Q_M传播到输出Q所需的时间。由于建立时间中包括了I₂的延时，I₄在输出在时钟上升沿之前已有效。因此延时t_c-q就是通过T₃和I₆的延时（t_c-q=t_{pd_tx}+t_{pd_inv}）。
• 图7.10所示触发器缺点：时钟信号的电容负载很大。
• SPICE对触发器进行时序分析的描述所下图（真正模拟时应考虑PVT和输入输出负载）：
  
  
  

有比电路型触发器

• 当主从寄存器中的从级导通时，T₂和T₄有可能同时影响存储在I₁-I₂锁存器中的数据。好在只要I₄是一个弱器件，这不会成为什么大问题。

C²MOS寄存器（时钟控制CMOS寄存器）

• 只要时钟边沿的上升和下降时间足够小，具有CLK和CLKB时钟控制的这一C²MOS寄存器对时钟的重叠是不敏感的。
• 如果时钟的上升和下降时间过慢，会存在一个NMOS和PMOS同时导通的时间间隙，存在发生竞争状况的可能性。

基于C²MOS的双边沿触发器

• 双边沿触发器对时钟分布网络的功耗影响：
  

真单相中控寄存器（True Single-Phase Clocked Register, TSPCR）

简化的TSCPR：

在TSPCR中添加逻辑：

多阈值CMOS解决锁存器漏电问题

非理想时钟对触发器的影响

产生不重叠时钟

脉冲寄存器

基于TSPC的短脉冲寄存器

建立时间为负的脉冲触发器

灵敏放大器型正沿触发器

时序电路与流水线

锁存型流水线

触发器型流水线

施密特触发器

定义及特性

CMOS实现

振荡器

环形振荡器

压控振荡器（voltage-controlled oscillator, VCO）

差分型振荡器

参考资料

[1] 数字集成电路——电路、系统与设计（第二版），Jan M.Rabaey等。