案例设计参考[翻译]

[本文翻译自ADI官网wiki]

    本篇介绍一个设计案例，使用AD9361收发器内置的快速锁定设置，并由外部引脚控制，实现频率跳变的特性。因为本案例重点关注通用的紧时间约束应用，所以本设计主要围绕fpga逻辑和软件控制接口进行构建。讨论以下几个话题：

   1）AD9361快速锁定用于频率跳变
   2）创建一个用户设计参考 for MathWorks HDL Coder
   3）快速锁定的控制逻辑
   4）IIO 驱动实现
   5）在MATLAB例程中应用部署的控制器和IIO驱动

一、快速锁定用于快速频率跳变

     AD9316具有很大的本振调谐范围70MHz~6GHz，步进大约4Hz，支持多种不同的收发信机应用。但是，使LO本振跨越这么大频率范围，需要严格的要求，尤其对于内部VCXO驱动收发时钟。一旦本振需要变化100MHz则必须要进行频率校准，首先必须改变VCXO并进行重校准。这个将有驱动自动执行。在频率改变和重校准阶段，对PLL锁定设置的监控将展示Tx/Rx PLL失锁。在这个过程中，将向VCXO校准寄存器写入一系列的数值，这个寄存器是本振频率专用的寄存器。重校准期间可能依据相关的本振分频比率而不同。这个范围一般是[X,Y]。在此期间，数据接收与发送是无效的，只有相关PLL锁定后，才是有效的。

     为了提高LO本振转换速率，可以在芯片上为本振所需切换的频率保存这些校准信息，这些额外的寄存器叫做fastlock寄存器，或者快速锁定配置组，芯片上最多提供8个配置组。如果需要更多，可以转移到基带处理器进行。当使用这些配置组时，用户能够简单的调用快速锁定配置组设置寄存器，本振能够切换到相关的频率，本振能够在15~25us内锁定，这依赖于配置和本振频率。配置组的选择可以通过SPI或者更普遍的直接通过收发器外部引脚提供的CTRL_IN接口。本设计中使用了引脚控制接口，因为它是最快、最确定的方法。
 

二、 快速锁定控制IP核

控制器接口

    本设计中将使用HDL编码工作流生成控制IP，并将之加入定制的参考设计。上图展示了跳变控制器的连接关系，跳变控制器负责选择指定的快速锁定配置组，还管理接收DMA通道，在AD9361完成前后频率跳变之后的驻留期间负责捕获数据。
    定制HDL参考设计的原始设计源于ADRV9361-Z7035 RF-SOM FMC模块开发板的标准设计，进行适配修改。相比原始设计，主要做了2个修改，以支持本案例，包括：
   1）修改CTRL_OUT连接，以使之可以连接到定制IP核。默认的，CTRL_OUT引脚被直接连接到了Zynq ARM GPIO控制器。
   2）修改CTRL_IN连接，使之暴露为独立的端口port，与CTRL_OUT引脚的改动相似。默认的，这些引脚也直接连接到ARM。

 

三、快速锁定控制逻辑 

    跳变控制器包括两个模式：跳使能、跳禁止。在跳禁止模式，控制器使用当前索引，如果HOPPER_MANUAL_PROFILE_ENABLE寄存器被置位，将基于HOPPER_MANUAL_PROFILE寄存器使用的配置组。在跳使能模式，HOPPER_MANUAL_PROFILE_ENABLE没有被设置，控制器将按顺序轮转配置组0-7。到达7时，内部计数器回转到0重新开始。

演示效果

[本文翻译自ADI官网wiki]