Verilog中Case语句

实际问题中常常需要用到多分支选择，使用if语句导致内容繁琐；更明智的做法是使用case语句，case语句是一种多分支选择语句，可以方便的处理多分支选择。本文通过实际例子，讲解case语句的使用，以及case语句的变体casez和casex的使用：

目录

 

一、case的用法

形式：

功能：

注意：

测试：

二、casez与casex的用法

三、参考文献

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一、case的用法

形式：

case(控制表达式/值)

分支表达式：执行语句

default：执行语句

endcase

功能：

    自上而下，按照顺序逐个对分支表达式进行判断，如果这一分支表达式等于控制表达式的值，就执行其对应操作；均不相等时，执行default操作；

注意：

    分支表达式不能重复，否则会出现冲突；

    执行完某一操作后，跳出case语句；

    控制表达式与多个分支表达式匹配，只执行从上至下首个匹配项（判断顺序进行，执行一次后就跳出case语句了）；

测试：

  设计一个四选一器件，验证case语句功能：

实现代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: guoliang CLL
// 
// Create Date: 2020/03/02 16:51:44
// Design Name: 
// Module Name: case_test
// Project Name: 
// Target Devices: 
// Tool Vers