数字IC、FPGA面试专题
数字IC笔试准备
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数字IC
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FPGA面试专题——触发器
1、触发器与锁存器2、D触发器触发器概念verilog描述电路分析3、JK触发器JK触发器功能(JK=00,q=q;JK=01,q=0;JK=10,q=1;JK=1,q=~q;)verilog描述4、T触发器T触发器功能(T=0,q=q;T=1,q=~q;)verilog描述锁存器和触发器的区别通过仿真和综合认识D触发器(Verilog HDL语言描述D触发器)通过仿真和综合认识JK触发器(Verilog HDL语言描述JK触发器)...原创 2020-10-08 22:26:08 · 488 阅读 · 0 评论 -
FPGA面试笔试专题——跨时钟域处理
跨时钟域处理时需要考虑两个方面:方面1:不同位宽,处理方式不同位宽为1,可以采用寄存器打两拍的方式; 位宽为多位时,需要采用异步FIFO、转换为格雷码、握手等;异步FIFO:通过异步读写,以及空满标志实现了跨时钟数据同步。转换为格雷码:利用相邻格雷码仅一位改变的特性,实现跨时钟域数据同步。握手:在具体实现中,假设 req、ack、data 总线在初始化时都处于无效状态,发送域先把数据放入总线,随后发送有效的 req 信号给接收域。接收域在检测到有效的 req 信号后锁存数据总线,然后回送原创 2020-10-12 11:24:29 · 1486 阅读 · 0 评论 -
FPGA面试笔试专题——FPGA内部组成
FPGA主要由6部分组成:1、可编程IO单元可编程输入输出单元,是芯片与外界电路的接口,完成不同电气特性下对输入/输出信号的驱动与匹配。可以适应不同的电气标准和IO物理特性; 可以调整匹配阻抗特性、上下拉电阻和输出驱动电流的大下; 可以支持多种电平标准,LVDS,DDR等;2、基本可编程逻辑单元基本可编程逻辑单元由LUT和寄存器组成;不仅可以用于实现组合逻辑、时序逻辑,还可以配置为分布式RAM和分布式ROM。3、嵌入式RAM资源即Block RAM,可配置为单双口RAM,F原创 2020-10-12 11:26:40 · 584 阅读 · 0 评论 -
FPGA笔试面试专题——不用状态机实现序列检测
之前接触的序列检测电路都是通过状态机实现的,其实序列检测也可以通过移位寄存器和比较器很方便的实现:移位寄存器用于存储输入;比较器用于比较输入和待检测序列是否一致,产生输出;module seqdet( input wire x, input wire clk, input wire rst, output wire z, output reg [4:0] q); assign z = (q == 5'b10010) ? 1'b1:1'b0;原创 2020-06-28 17:58:23 · 5465 阅读 · 0 评论 -
FPGA面试专题——寄存器和锁存器的区别
1、简述:寄存器时钟边沿敏感,在时钟有效沿来临时输出才会随输入改变;锁存器电平敏感,锁存信号无效时,输出总是随输入改变;2、详细:面试中按照简述中的答法,肯定是不够的;只有分析的全面透彻才能让人眼前一亮;总结:相同点:锁存器和寄存器均为具有记忆功能的二进制存贮器件直观区别:寄存器时钟边沿敏感,在时钟有效沿来临时输出才会随输入改变;锁存器电平敏感,锁存信号无效时,输出总是随输入改变;设计中避免出现锁存器的原因:锁存器电平敏感,锁存信号无效时latch相当于通路,原创 2020-10-12 11:25:27 · 750 阅读 · 0 评论 -
FPGA面试专题——系统最高速度计算(最快时钟频率)和流水线设计思想:
目录一、STA分析基础二、系统时钟速度提升策略——流水设计三、补充——STA保持时间分析四、参考一、STA分析基础数据传输延时 <= 时间传输延时 + 时钟周期 - 建立时间Tclk1 + Tco + Tcomb_logic + Tnet <= Tclk2 + Tperiod - Tsu即:Tskew+ Tperiod - Tsu - Tco - Tcomb_logic - Tnet >= 0进一步得到时钟周期要求:Tperiod >= T原创 2020-06-24 15:40:26 · 3260 阅读 · 0 评论 -
数字ic笔试面试-题目汇总
1、FPGA资源(问你用的哪些FPGA,你用的那款fpga的dsp片数,占了多少资源,响应时间多少)2、项目相关(让你画项目的结构框图,系统框架)3、滤波器设计4、FPGA里面的slice,为什么要用RAM,资源优化,时序约束,建立时间,CHIPSCOPE调试时,采样率的设定。5、AXI协议,问uart iic spi各自的优缺点6、代码风格和综合结果有什么关系7、FPGA设计的要点、FPGA的基本流程8、怎么20khz变19khz9、同步与异步逻辑的区别10、数字下变频原创 2020-11-10 10:19:45 · 1035 阅读 · 0 评论 -
FPGA面试专题——地址生成器设计
1、题目:设计地址生成器。 [nVidia 2008]要求依次输出以下序列:0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,16,24,18,26,.................................,31,32,40,34,42,.................................,47,48,56,50,58,.................................,63,64,72,66,74,.............原创 2020-10-12 11:25:10 · 678 阅读 · 0 评论 -
FPGA面试笔试专题——一些基础电路设计
1、全加器设计全加器考虑进位输入与进位输出,以4位全加器为例:module full_add(input rst_n,input clk,input [3:0]a,input [3:0]b,input cin,output reg [3:0]sum,output reg cout);always@(posedge clk or negedge rst_n)begin if(!rst_n) begin {cout,sum} <原创 2020-06-22 11:12:28 · 1086 阅读 · 0 评论 -
FPGA笔试面试专题——时钟偏斜(skew)与抖动(Jitter)
时钟偏斜(clock skew)时钟偏斜(偏移)是因为布线长度和负载不同,导致同一时钟上升沿到不同触发器的时间不同。这一时间差,即为时钟偏移。时钟偏斜可能导致时序违例(本文直接粘贴了参考博客中的示意图) 可以看出,同一时钟上升沿,到达D1和D2的时间不同。如果时钟倾斜变大,可能导致保持时间不满足,导致保持时间违例;(数据传输时间不变,本来满足STA分析,不会出现问题。但是时钟倾斜变大,当前时钟上升沿来临变晚,导致保持时...原创 2020-10-12 11:26:30 · 4543 阅读 · 0 评论