Verilog中Parameter用法-常量定义与参数传递（例化传递、defparam传递）

    Verilog中用parameter来定义常量，即用parameter来定义一个标识符来代表一个常量，称为符号常量，即标识符形式的常量，采用标识符代表一个常量可以提高程序的可读性和可维护性。另一个很有用的用途就是可以利用defparam或者在模块实例化的时候进行参数传递（即重写）

一、parameter声明常量

    parameter定义常量，可以定义在模块内部或外部；常用于定义位宽或时间延迟（易变），此处以加一个常数的电路进行示例，如下：

定义方式为： parameter 标识符 = （位宽）常数；// 位宽默认为32位，如果指定位宽则以指定值为准

parameter在模块内部定义常量：

module param_idef(
    input clk,
    input [2:0]din,
    output reg [3:0]sum
    );

parameter ADD = 2'd1;
always@(posedge clk)
begin
    sum <= din+ADD;
end
endmodule

parameter在模块外部定义常量：

module param_odef
#(parameter ADD2 = 2'd1)
(
    input clk,
    input [2:0]din,
    output reg [3:0]sum
    );

always@(posedge clk)
begin
    sum <= din+ADD2;
end
endmodule

 测试文件如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: CLL
// 
// Create Date: 2020/02/22 12:22:02
// Design Name: 
// Module Name: param_tsb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
//