通过Avalon-mm slave 写ddr2 verilog

已于 2023-03-31 15:09:04 修改
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分类专栏： verilog&VHDL Alter(Intel)&quartus ii FPGA 文章标签： ddr avalon-mm ddr读写
于 2023-03-31 15:02:36 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Calvin790704/article/details/129880013
版权
本文介绍了如何在Altera Quartus Prime 16.1环境下，通过Avalon-MM slave接口实现DDR2的读写操作。文章详细阐述了系统架构，包括一个LPDDR2 SDRAM控制器、一个读桥和一个写桥，并提供了相应的模块定义、接口说明及实现代码。
摘要由CSDN通过智能技术生成

目录

一、系统架构

二、写框图

三、写模块定义

四、模块接口

五、实现代码

基于altera平台的Quartus prime version 16.1

一、系统架构

如下图所示，图中包括一个LPDDR2 SDRAM Controller，两个Avalon-MM Pipeline Bridge,一读一写，两个Clock Source

二、写框图

三、写模块定义

例化

    //isp optimized index
    ddr_wr #(
        .EW              (8                    ),
        .FD              (2048                 ),
        .IW              (64                   )
    ) u_wr0(
        .extern_clk      (wr0_clk              ),//I      
        .inner_
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