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RSS订阅原创 FPGA时钟
几年前FPGA时钟只需要连接一个单端输入的晶振，非常容易。现在不同了，差分时钟输入，差分信号又分为LVDS和LVPECL，时钟芯片输出后还要经过直流或交流耦合才能接入FPGA，有点晕了，今天仔细研究一下。
2023-08-21 09:30:00
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原创 cadence从原理图到pcb
选择Design entry CIS，在Import directory中选择刚才生成网络的路径，然后点击Improt Cadence，将网表导入。菜单中选择Place->Quickplace，在出现对话框中选择place。器件导入后，显示非常混乱，需要做如下调整，打开Display->Color。电气规制检查无误后生成网表，选中原理图，点击下图所示按钮。菜单中选择Add->Line，然后再命令窗口中输入：i。新建PCB文件，选择路径，设置PCB文件名称。选择File-> Import->Logic，
2023-06-25 09:00:00
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原创 Quartus中的逻辑锁定与增量编译
逻辑锁定功能可以将FPGA中的代码模块在固定区域实现，优化时序性能，提升设计可靠性。增量编译功能，可以使设计更快速时序收敛，加快编译速度。
2023-04-28 20:00:00
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原创 zynq开发中的设备树
在zynq开发中经常会修改设备树，每次遇到这种情况都有点发愁，今天把设备树相关的知识点总结一下，希望以后遇到设备树时，能够自如应对。
2022-11-06 12:59:04
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原创 K26 SOM从emmc启动linux
KV260视觉入门套件，功能强大，可以实现各种复杂功能的验证，但工程应用最终使用的是K26 SOM，本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。
2022-10-24 09:00:00
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原创 使用TCL脚本修改KV260启动方式
使用KV260进行开发时会遇到这样的问题，开发板下载模式是QSPI，开发板没有设置拨码开关，如果想变换下载方式，就得修改底板电阻，我开始进行裸机调试时就用的这种方法。下面介绍一种通过tcl命令修改下载模式的方法，省去使用烙铁的麻烦。
2022-10-13 18:39:28
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原创 fpga ram初始化文件coe与mif
在FPGA设计中ram是最常用的ip，一般工程中会用到多个ram，使用文件初始化ram，可以为调试带来很多便利，下面就分别介绍一下，使用coe初始化xilinx fpga ram和使用mif文件初始化intel fpga ram的方法。
2022-09-27 09:00:00
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原创 petalinux中加入驱动模块
使用petalinux定制完成Linux系统后，在单板中插入sd卡，系统正常启动。接下来要进行应用程序开发了，使用petalinux添加驱动是必须要经历的一个步骤。本文将介绍在petalinux添加驱动的步骤，展示应用程序调用后的效果。
2022-09-19 09:00:00
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原创 FPGA中应用LVDS信号
FPGA开发中经常会用到LVDS信号，本文分别介绍intel fpga和xilinx fpga的LVDS信号处理方法。
2022-09-02 09:00:00
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原创 zynq mpsoc裸机多中断运行
zynq mpsoc裸机开发中，经常会使用中断，如果只使用一个中断，比较好处理。如果遇到使用多个中断的情况该如何处理中断函数呢？下面以dma和axi gpio为例进行说明。
2022-08-29 09:00:00
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原创 ibert测试gth
在光纤通信开发中，ibert ip会经常用到，它不但可以用来测试误码，测试眼图，还可以通过调整参数使眼图达到比较理想的状态。
2022-08-20 08:47:16
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原创 ZYNQ PS与PL通信之DMA
在zynq开发中，PS与PL通信是非常关键的内容，掌握了PS与PL通信方法，就可以搭建各种常用的硬件平台。本文先介绍集中PL与PS的通信方法，然后重点介绍通过DMA实现PS与PL通信。
2022-08-11 09:30:00
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原创 KV260单板PS控制设置IIC开关芯片
在KV260单板中有一个IIC控制的4选1路开关芯片TAC9546A，使用时通过IIC设置该芯片选择IIC通道，PS中输出一路IIC可以控制4路IIC设备。
2022-07-23 11:17:10
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原创 TCL脚本控制VIVADO-VIO调试核
在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有写麻烦，使用TCL脚本控制vio，只需运行脚本就可以了，极大提升开发效率。
2022-07-01 09:00:00
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原创 JTAG-to-AXI Master调试AXI BRAM Controller
以JTAG to AXI Master 调试AXI BRAM Controller为例说明JTAG to AXI Master的使用方法
2022-05-23 19:47:38
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原创 FIFO读数据异常分析
FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下，顺便细读了一下PG057。
2022-05-09 18:26:19
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原创 MIPI CSI-2 Receiver Subsystem应用总结
在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。
2022-04-27 09:00:00
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原创 AXI总线工作流程
在zynq开发过程中，AXI总线经常遇到，每次看到AXI总线相关的信号都时一头雾水，仔细研究一下，将信号分分类，发现其实也不难。
2022-04-16 17:45:00
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原创 VDMA测试图像源
vdma是zynq开发过程中经常使用的模块，摄像头输出图像数据进入vdma，通过vdma将数据搬运到PS。在没有摄像头的情况下需要使用图像源来调试vdma，有两种方法产生图像源，一种 是使用xilinx的ip，另一种是自己编写图像源，本文介绍如何自己编写AXI4-Stream slave类型的图像源。
2022-04-03 12:39:50
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原创 KV260编译SmartCam应用
在KV260 AI入门开发套件简介中提到KV260有四个参考例程，smartcam是其中之一，下面介绍一下如果使用Petalinux编译smartcam应用
2022-03-27 21:47:29
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原创 KV260 AI入门开发套件简介
去年参加Xilinx技术日，知道了KV260开发套件，对它有了初步的了解，最近拿到单板，对KV260有了新的认识，跟大家分享一下。
2022-03-17 23:45:00
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原创 DDR3读写时序
DDR接口时序比较复杂，想要完全搞懂需要下一番功夫。如果使用DDR3控制器IP控制DDR3，只需要熟悉DDR3读写时序就可以轻松控制DDR读写，下面分别对DDR接口信号和DDR读写时序进行介绍。
2022-03-14 10:00:00
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ibert测试gth，该工程用于测试10g光纤通信接口
2022-08-20
空空如也
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