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P2-20210531 | 28 GHz Hybrid PLL in 32nm SOI CMOS (JSSC-2014)
最近在了解hybrid dual-loop PLL,过了一下这篇论文,简单记录一下。
文章提出的HDPLL结构框图如下,P-path采用了用swtich resistor代替current source的CP结构,I-path采用了新型的线性调谐电容阵列配置。在32nm SOI工艺下,实现了23.8-30.2GHz,-110dBc/Hz@10MHz,面积为0.022mm^2,功耗为31mW的锁相环性能。
P-path中的CP将传统结构中的电流源换成了两个电阻,与开关MOS管组成开关电阻,从而实现传统CP中high impedance current source的要求。由于UP和DN电流之间mismatch产生的spur,此时也转移到了
R
A
R_{A}
RA和
R
A
R_{A}
RA之间的不匹配,如下图所示的对称layout可以将CP产生的不匹配降到传统结构的
1
3
\frac{1}{3}
31。HDPLL中的模拟环只需要负责锁相,因此CP不需要满足宽输出电压范围的要求,设计复杂度简化,也更适合低供压的电路。
同时可以看到,P-path的环路滤波器电阻支路并没有串联电容,因此直流电阻阻值有限,在电阻中心处抽头也可以很方便地进行共模控制。P-path一般都是由模拟环决定的,由于不需要作frequency tracking的工作,整体的开环增益相较于传统单环电路还是可以比较小的。但是P-path的增益比I-path要高,PLL的带内相噪性能也主要由P-path决定,I-path的量化噪声对相噪性能的影响较小。
I-path更细节的结构框图如下所示。redundant number control负责coarse band调谐,下面的path负责fine band调谐。
最后得到的线性调谐电容阵列以及VCO的调谐带测试曲线如下图所示:
参考文献:
M. Ferriss, A. Rylyakov, J. A. Tierno, H. Ainspan and D. J. Friedman, “A 28 GHz Hybrid PLL in 32 nm SOI CMOS,” in IEEE Journal of Solid-State Circuits, vol. 49, no. 4, pp. 1027-1035, April 2014, doi: 10.1109/JSSC.2014.2299273.
P5-20210603 | Hybrid dual-Path PLL with dynamic bandwidth control (MWCL-2010-08)
这两天在看Hybrid dual loop PLL,发现了这篇文章,觉得思路有点意思,记录一下。
如下图所示,该设计就是通过虚线框中
V
f
V_{f}
Vf和
V
f
V_{f}
Vf两个环路切换来实现dynamic bandwidth control。
如下图所示,利用带宽更大、反应更迅速的Transient环来控制VCO的coarse tunning做粗调,然后利用带宽更小、相噪更低的Normal环来控制VCO的fine tunning,从而打破了带宽与带内相噪抑制之间的平衡,在相同相噪性能的情况下减少了锁定时间。同时也将VCO的coarse tunning做成了环路自适应的方式,而不是要靠外部数控。
不过这篇文章在现在看来性能并不突出,两个环路都包含滤波器也导致了这个芯片面积很大:1.37
m
m
2
mm^{2}
mm2,另外减小锁定时间这个优势相比于降低jitter/PN来说不那么具有吸引力,但是不失为一种multi-loop设计的一种思路。
参考文献:Yuanfeng Sun, Xueyi Yu, Woogeun Rhee, Dawn Wang and Zhihua Wang, “A Fast Settling Dual-Path Fractional- N N N PLL With Hybrid-Mode Dynamic Bandwidth Control,” in IEEE Microwave and Wireless Components Letters, vol. 20, no. 8, pp. 462-464, Aug. 2010, doi: 10.1109/LMWC.2010.2050870.