环境:win10,cadence16.6
问题描述:在使用Allegro画PCB过程中,丝印出现错误,通过在原理图中更改丝印信息,Allegro中更新网表,丝印信息依旧不变。
问题原因:如果使用的是component中的丝印,是会根据网表中的值随时更新的,
但是如果使用的是Manufacturing生成的丝印,只有再次使用Manufacturing重新生成丝印,丝印的值才会改变。但是通过再次生成丝印,你之前对丝印的调整就得重头再来o(╥﹏╥)o
总结:Allegro有两种生成丝印的方式,Protel过度过来的用户可能更加习惯于Component中带的丝印,能够随时更改和调整;如果电路板已经修改完成,最后定丝印,利用Manufacturing生成会错误更少,也可以选择哪些部分生成丝印。