怎样写Testbenches【2】-- 序言

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为什么这本书如此重要

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VHDL VS Verilog

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本文是对Janick Bergeron的《Write Testbenched:Functional verification of HDL models》的翻译。在翻译过程中，因为译者水平原因和基础知识所限，会导致部分错误，如发现错误请读者参考原文。译者不理解的部分也会重点标注，并标注出在原书的位置。

 

如果对任何一个硬件设计团队进行调查，我们会发现，验证工作占据了他们60%到80%的工作量。与可综合的编码不同，验证不需要特定的编码风格。使用这些语言的任何特性可以产生各种各样的验证技术和方法。在验证中，缺少约束和缺乏可用的专业知识以及参考，会导致工程师在工作中使用许多临时的验证方法。非正规的验证过程所带来的后果，其从需要多次重新返工的非功能性设计，到仅符合预期功能的部分逻辑设计，再到导致延迟发货。

 

为什么这本书如此重要

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如果我们翻看市场上介绍Verilog或VHDL的书籍就会发现，书中绝大多数页面都在解释语言的语法等详细信息。其他的页面介绍可综合的编码风格，以及一些具体实例。有一些书甚至完全在介绍如何进行RTL编码。在介绍验证时，仅仅有一到两章专门讨论该主题。通常情况下，验证主要关注的是引入更多的语法结构。在这些书中，验证章节介绍的浅显，粗略，介绍的都是简单的技术，这些技术在进行大规模集成电路设计中变得乏善可陈。

自从上世纪80年代中期硬件描述语言和逻辑综合技术诞生以来，为了达到期望的综合效果，人们设计了许许多多关于编码风格和综合方法的专业知识。这些知识中，许多已经在重要的会议上提出，并被编入了教科书，作为了入门阶段和高级阶段的培训课程。而现在的书籍，是在早期以语言介绍为重点的书籍的基础上重新编辑，包含了可综合编码的章节。综合过程虽然比较复杂，但现在对设计工程师和相关技术人员来说已经很好理解，并且现在有许多资源可以帮助相关技术人员理解综合。同时，现在也有许多标准程序和技术，可以预测综合结果。

在“我”开始编写这本书的时候，它是第一本专门用于硬件模型验证技术的书。此书将会向读者介绍最新的验证技术，这些技术已经成功用于生产ASI