数字电路基础

最新推荐文章于 2022-10-15 15:53:56 发布

Energy_Zheng

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分类专栏：学习笔记文章标签： verilog 面试

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数字电路基础

Q：以下哪个是通用门？为什么？

AND、NAND、OR、NOR、XOR

通用门是可以实现任何布尔函数而无需使用任何其他门类型的门。与非门或非门是通用门。

Q：如何使用两个两输入与非门实现，两输入与门，两输入或门，非门？

Q：如何使用两个两输入或非门实现，两输入与门，两输入或门，非门？

Q：如何用一个2:1MUX构成非门、与门、或门、或非门、与非门、异或门

或非门：用或门和非门组成

与非门：用与门和非门组成

Q：异或门在数据通信中的典型应用是什么？

通常被用于错误检测，例如，奇偶校验，CRC校验，ECC。异或门也可以用于伪随机数生成。

Q：用逻辑门画出D触发器

Q：画出CMOS反相器的结构图

在这里插入图片描述

Q：CMOS逻辑门

对于cmos电路，由P网络和N网络组成
P网络在上，N网络在下
P网络的逻辑是"与并或串"，N网络的逻辑是"与串或并"

cmos与非门（左）
cmos或非门（右）

利用与非门，或非门和反相器又可以组成与门、或门、与或非门、异或门等

Q：什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

将两个门电路的输出端并联以实现与逻辑的功能称为线与。在硬件上，要用OC门或者OD门来实现，同时在输出端口加一个上拉电阻。通过名称就可以判断，OC门是针对三极管来说的，而OD门是针对MOS管而言的。由于不用OC门或者OD门可能使灌电流过大，而烧坏逻辑门。

Q：什么是环形振荡器？如果每个门的延迟是2ps，使用三个非门的环形振荡器的频率是什么？

环形振荡器可以由奇数个非门组成，非门或者反相器连接成链后，最后一个输出反馈回第一个反相器。
三个反相器，信号需要经过两次反馈，即23个反相器，振荡频率为1/(62ps) = 1000/12 GHz = 83.33 GHz

Q：同步电路和异步电路的区别是什么？

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

Q：什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。

Q：IC设计中同步复位与异步复位的区别？

异步复位是不受时钟影响的，在一个芯片系统初始化（或者说上电）的时候需要这么一个全局的信号来对整个芯片进行整体的复位，到一个初始的确定状态。而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。

Q：什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。由竞争产生毛刺的现象叫冒险。
组合逻辑产生毛刺可由图 1 说明，输入两个变量 a 和 b 进行相与，理论上认定 a 和 b
在①处同时变化，这样相与的结果一直为低，然而由于布线的差异， a 和 b 同时变化的可能性很低，这样就会出现图 1 所示的情况，此时 a
和 b 相与的结果就会造成如图 1 所示的结果， ②处为组合逻辑产生的毛刺。

毛刺的产生对于数字系统设计的有效性和可靠性有严重的影响，
因此我们在设计数字电路时应该尽量避免毛刺的产生，而时序逻辑可以很好的消除毛刺，如图 2 所示，当我们使用时序逻辑时， c 的产生不仅跟 a
和 b 有关，还与clk 的沿有关系，当 clk 的沿采集不到该毛刺时，则可以消掉该毛刺，而 clk 的沿采集到毛刺的概率极小。
判断方法：代数法、图形法（是否有相切的卡诺圈）、表格法（真值表）。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
冒险分为偏“1”冒险和偏“0”冒险。解决方法：一是添加布尔式的消去项；二是在芯片外部加电容；三是加入选通信号。

Q：解释SRAM、SSRAM、SDRAM三个名词？

SRAM：静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种。
SSRAM：Synchronous Static Random Access Memory 的缩写，即同步静态随机存取存储器。
SDRAM：同步动态随机存取内存（synchronous dynamic random-access memory，简称SDRAM）是有一个同步接口的动态随机存取内（DRAM）。
SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均与时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。

Q：你知道哪些常用逻辑电平？TTL与COMS电平可以直接互连吗？

常用逻辑电平：12V，5V，3.3V。
由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

Q：什么是锁相环（PLL）？锁相环的工作原理是什么？

锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。
因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

Q：基本放大电路的种类及优缺点，广泛采用差分结构的原因？

基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路，简称共基、共射、共集放大电路。

共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中，输出电阻较大，频带较窄。常做为低频电压放大电路的单元电路。
共基放大电路只能放大电压不能放大电流，输入电阻小，电压放大倍数和输出电阻与共射放大电路相当，频率特性是三种接法中最好的电路。常用于宽频带放大电路。
共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压放大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。

广泛采用差分结构的原因是差分结构可以抑制温度漂移现象。