用ModelSim编写单个systemverilog程序并运行

初学者可能有困惑，编写一个简单的打印某句话的Verilog或者SV程序，并不涉及电路设计，纯粹为了学习语言基础，那么该怎么运行程序呢？
利用ModelSim运行调试程序，就像学习大多数其它语言一样，开始总有第一个程序 Hello World!
Hello.sv如下

module Hello_World;
    // define variables
	initial
	begin
		$display("Hello World! SystemVerilog");
	end
endmodule

1. 打开ModelSim，就像大多数其它语言一样，第一步创建项目，File -> New -> Project…，然后加入源文件。如图
   加入的源文件，可以是module，也可以是program，如果是module的话模块名要和文件名相同，program则可以不同
   （注意：下图中test2.sv和本文没有关系，只是笔者另一个实验的程序，读者忽略即可）