(1)时序篇之时序收敛:时序收敛概念、模型分析、附加时钟周期约束的方法

• 时序收敛概念
• 模型分析：周期（PERIOD）
• 附加时钟周期约束的方法

1. 一、时序收敛概念

        静态时序分析就是Static Timing Analysis，简称 STA，套用特定的时序模型，要求系统时序满足设计者提出的要求。时序收敛的目的是满足设计的时序要求，让FPGA design 按预设的逻辑正常的工作。 什么是STA，举个例子说明：

假设设计者要求这个信号在 FPGA 内部的延时不能超过 15ns，而从输入到输出在FPGA 内部会经过一些逻辑延时和路径延时。而开发工具在执行过程中找到了所示的一些可能的布局布线方式。所有可能的路径延时为 14ns、14ns、16ns、17ns、18ns，目前有两条路径能够满足要求，布局布线就会选择满足时序要求的两条路径之一。

因此时序收敛依靠约束条件判定，在不加约束的情况下谈时序约束是没有意义的。

二、静态时序模型分析

1.周期（PERIOD）

周期概念：顾名思义，是对时钟的周期进行约束，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。

如下图，周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据PERIOD 约束检查时钟域内所有同步元件的时序是否满足要求。

由上图可以计算出，时钟的最小周期：

其中是时钟输出时间，是同步元件之间的组合逻辑延时，