这篇博客介绍了Verilog的基础知识，包括其概述、环境搭建（推荐使用Quartus II+Modelsim）、应用（如FPGA和ASIC设计）以及软核、固核和硬核的区别。还详细讨论了描述方法，如行为级、寄存器传输级和结构级描述，并解析了Verilog模块的基本结构，为初学者提供了清晰的学习路径。
部分内容是参考夏宇闻老师的《Verilog数字系统设计教程》，西电数字课、网络资料等搜集整理以及个人经验的综合，有需要改进的地方请多指正。
1.Verilog概述：
Verilog HDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。描述完设计的功能之后，进行“综合”才能生成所设计功能的硬件电路。C语言串行执行，而Verilog并行执行。
2.Verilog环境搭建
- FPGA 开发环境-- Xilinx 公司的 ISE，VIVADO；
- 因特尔公司的--Quartus II；
- ASIC 开发环境-- Synopsys 公司的 VCS ,
ISE 或者 Quartus II 都会自带仿真器，但功能还是有欠缺。所以，比较推荐Quartus II+Modelsim 联合仿真的测试方法，运行环境为 64bit-win10 系统。
下载地址：https://fpgasoftware.intel.com/13.1/?edition=subscription&platform=windows
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