半导体存储电路

1.概述

        1.1.定义       

                ①存储器（Memory，存储大量数据）≫ 寄存器（Register，存储一组数据）≫ 存储单元（存储一位数据）。

                ②存储单元可分为

                ③寄存器由一组触发器（存储单元）组成，N个触发器组成的寄存器可以存储一组N位的二值数据。

                ④根据工作方式的不同，存储器可以分为

2.SR锁存器（Set-Reset Latch）

        2.1.两个或非门组成的锁存器

                定义：

                        ：置位端或置1输入端或直接置位端；

                ​​​​​​​        ：复位端或置0输入端或直接复位端；

                        锁存器的1状态：Q = 1，Q' = 0；锁存器的0状态：Q = 0，Q' = 1。

                根据正逻辑约定（高电平表示1，低电平表示0）可知：

                        当、时，、。当只有状态改变时（即变为0），锁存器的1状态可以保持。

                        当、时，、。当只有状态改变时（即变为0），锁存器的0状态可以保持。

                        当时，电路维持原来的状态不变。

                        当时，，这既不是定义的1状态，也不是定义的0状态。而且此时当和同时回到0时无法判断锁存器的状态。

                所以SR锁存器有约束条件：，即和不能同时为1。

                SR锁存器的特性表（或功能表）如下，其中次态不仅与输入状态有关，还与锁存器的初态（状态变量）有关：

        2.2.两个与非门组成的SR锁存器类似，略。

3.触发器

        3.1.电平触发的触发器

                3.1.1.电平触发SR触发器或门控SR锁存器

                        电路结构和图形符号如下：

                        电平触发方式： 

                                当时，和的输出端恒为1状态，此时无论S、R为何种状态，输出端保持原来的状态不变；

                                当变成高电平后，触发器的状态才能根据S、R的状态而改变。

                        特性表如下：

                        只有当 时，触发器输出端的状态才受输入信号的控制，此时与SR锁存器的特性表一样。

                        电平触发SR触发器的输入信号同样遵守的约束条件，否则当S、R同时由1变成0，或者时回到0，触发器的次态无法确定。

                3.1.2.带异步置位、复位端的电平触发SR触发器

                3.1.3.电平触发D触发器（D型锁存器）

                        当CLK = 0时，D型锁存器次态 和初态一样，保持不变；

                        当CLK = 1时，D型锁存器次态值，与初态Q无关。

        3.2.边沿触发的触发器

                3.2.1.边沿触发D触发器

                        边沿触发器由2个电平触发的D触发器组成，如下图所示：

                        当时，、 ，此时、保持原值；

                        当由0变为1时，随之由1变成0，而保持为CLK上升沿到来前瞬间的输入D的值，且不再随D值的改变而变，与此同时随CLK由0变成1，使得，即此时边沿触发器的输出Q的值被置为CLK上升沿到来前瞬间的输入D的值，且Q值也不随D值的改变而变化。

                        这是一个上升沿触发的边沿触发器。在图形符号中，用CLK输入端框内的“>”表示触发器为边沿触发器。在特性表中，用CLK一栏里的“↑”表示上升沿触发。

                        当CLK的上升沿到来时，边沿触发器的次态 值 = 触发边沿前瞬时的输入D值，与初态Q值或以前、以后的输入信号的变化都无关。

        

        3.3.脉冲触发（延迟触发）的触发器

                脉冲触发：上升沿接受数据，下降沿输出数据。

                3.3.1.脉冲触发的SR触发器

                        两个电平触发的SR触发器组成脉冲触发的SR触发器（主从SR触发器），如下图所示：

                        当CLK = 0时，主触发器的输出保持原状态不变；

                        当CLK变为1时，，此时主触发器的输出将按照S、R的输入信号被连续地置成相应的状态，而从触发器保持原来的状态不变；

                        当CLK回到0时，即下降沿到来时，从触发器的输出被置成与此刻相同的值，而主触发器开始保持状态不变。

                        综上，在一个时钟周期里，输出端的值只在下降沿改变一次。在CLK =1 时，主SR触发器的状态可能会发生相应的变化（需考察全部CLK = 1期间主触发器的状态变化情况），而在下降沿到来时，主触发器不再改变状态，而从触发器的输出等于此刻主触发器的输出。

                3.3.2.正脉冲触发JK触发器

                        电路图如下所示：

                        特性表： 

                        另外 

        3.4.触发器按逻辑功能的分类

                3.4.1.SR触发器

                        凡在时钟信号的作用下，逻辑功能符合如下特性表的逻辑电路，无论触发方式如何，均称为SR触发器。

                        逻辑函数式为： 

                        利用约束条件，上式可以化简为： 

                        即为SR触发器的特性方程。 

                3.4.2.JK触发器

                        凡在时钟信号的作用下，逻辑功能符合如下特性表的逻辑电路，无论触发方式如何，均称为JK触发器。

                        JK触发器的特性方程为： 

                3.4.3.T触发器 

                        当控制信号T = 1时每来一个时钟信号，输出状态就翻转一次；而当T = 0 时，输出状态保持不变。特性表如下：

                        特性方程： 

                        图形逻辑符号：

                        只要将JK触发器的两个输入端连在一起作为T端，就可以构成T触发器 。

                3.4.4.D触发器

                        凡在时钟信号的作用下，逻辑功能符合如下特性表的逻辑电路，无论触发方式如何，均称为D触发器。

                        特性方程为：

                3.4.5.总结

                        综上所述：上述触发器主要分为两类：JK触发器和D触发器。

                        触发器的两个特性：

                                ①逻辑功能：稳态下触发器的次态和初态、输入之间的逻辑关系；

                                ②触发方式：触发器在动态翻转过程中的动作特点。

        3.5.触发器的动态特性

                3.5.1.建立时间（Setup time）

                        建立时间是指输入信号应当先于时钟信号CLK动作沿到达的时间。

                3.5.2.保持时间（Hold time）

                        保存时间是指时钟信号CLK动作沿到达后，输入信号仍然需要保持不变的时间。

                3.5.3.传输延迟时间（Propagation delay time）

                        传输延迟时间是指从CLK动作沿到达开始，直到触发器输出的新状态稳定建立所需要的时间。

                3.5.4.最高时钟频率（Maximum clock frequency）

                        最高时钟频率是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高重复频率。

                        CLK的低电平持续时间必须大于建立时间；CLK的高电平持续时间必须大于传输延迟时间。

                        另外，。