FPGA自动洗衣机的设计与验证（Verilog编写）

JiajiajiaZR

已于 2024-04-14 14:31:06 修改

阅读量1.8k

点赞数 32

文章标签： fpga开发

于 2024-02-15 16:44:31 首次发布

本文链接：https://blog.csdn.net/JiajiajiaZR/article/details/136121289

版权

目的及要求

1.洗衣机的工作步骤为洗衣、漂洗和脱水三个过程，工作时间分别为：洗衣45秒，漂洗30 秒，脱水15 秒；

2.用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、漂洗和脱水；E、洗涤、漂洗和脱水全过程；

3. 用3个LED灯分别表示当前工作状态，并且以1HZ频率闪烁（洗衣、漂洗和脱水），数码管倒计时显示每个步骤剩余的工作时间，这里采用数码管动态显示。全部过程结束后，应提示使用者；

4. 用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前保留的状态；

5.洗涤和漂洗过程中电机正运转方式为：正转5s ->暂停2s ->反转5s，若洗涤时间没到则重复以上过程，脱水则一直正转。

设计规范：功能、性能要求、端口信号说明；

类型	名称	位宽	描述
input	Clk	1	时钟信号125MHZ
input	Rst	1	复位
input	Mode	1	模式选择
input	Sta_Pause	1	启动/暂停
output	Beep	1	洗衣完成
output

最低0.47元/天解锁文章

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

JiajiajiaZR

关注关注

32
点赞
踩
39

收藏

觉得还不错? 一键收藏
13
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
举报

举报

基于FPGA的洗衣机控制器设计Verilog代码Quartus 正点原子开发板

xiakunpei123的博客

05-24

940

1.循环输出正转、反转、暂停信号。 2.可以预置洗衣时间。 3.可以显示输入的定时时间。 4.可操作性、可靠性要好。 5.实现定时启动→正转25s→暂停5s→反转25s→暂停5s→如果时间未到，则回到“正转25s→暂停5s→……”，定时到则停止。

基于FPGA的洗衣机设计系统

m0_64833097的博客

03-12

1255

制作一个洗衣机控制程序，开关EN关闭则显示学号，启动则进入待机状态，此时可以进行常用模式、脱水模式、自洁模式、强力模式、手动设置模式的选择切换，并用key2建依次查看水位、浸泡时间、洗涤时间、洗涤力度、脱水时间等各项数值，同时我们利用led提示模式的切换，在手动设置模式中可用key0建进行数值的调节，例如设置水位时数码管后四位显示“01+数值”。以自动模式的常用模式为例：01号灯亮提示当前为常用模式，在此模式下水位为35，浸泡时间为30分钟，洗涤时间为30分钟，力度为2档，脱水为5分钟。

13 条评论您还未登录，请先登录后发表或查看评论

基于FPGA的洗衣机控制器设计

12-10

设计要求： (1) 设计一个电子定时器，控制洗衣机做如下运转：定时启动正转 25s暂停 5s反转 25s 暂停 5s如果定时未到，则回到“正转 25s暂停 5s……”，定时到则停止。 (2) 若定时到，则停机发出音响信号。 (3) 用两个数码管显示洗涤的预置时间（分钟数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始。 (4) 3 只 LED 灯表示“正转”、“反转”、“暂停”等 3 个状态。在vivado 2017.4中完成各个功能模块设计，clk_div为分频功能模块，debounce_module.v为按键消抖模块，washing_ctrl.v为洗衣状态控制模块，tube.v为数码管译码模块，所有模块在顶层topp.v中完成连接，最后在xilinx EG01开发板上测试验证功能正确。

FPGA项目（7）--基于FPGA的洗衣机设计

guangali的博客

05-23

3013

基于FPGA的洗衣机，洗衣时间可以设定，有状态指示，数码管显示等等。

基于FPGA的洗衣机设计

01-23

基于FPGA的洗衣机控制器设计，主要通过使用VerilogHDL语言，在Quartus2上完成电路设计以及程序开发模拟。实现以洗衣机控制器为核心，加上必要的外围电路，能够对洗衣机工作状态自由控制。全部程序由控制器模块，分频模块，按键去抖模块，显示译码模块组成，顶层模块使用原理图实现，底层由Verilog HDL语句实现。核心控制器FPGA根据控制端口的信号输入，向洗衣机发出正传，反转，待机信号，并通过数码管和LED灯显示当前的工作状态以及工作时间。该洗衣机控制电路可以方便快捷的实现对洗衣机的控制和状态的显示功能，同时具有紧急暂停待机功能，保证控制的可靠性，以及洗涤循环次数报警功能，提高任务精度。

基于FPGA的洗衣机控制电路设计

07-17

基于FPGA的洗衣机控制电路设计，课程设计做的简单电路，Verilog编写。

基于FPGA的全自动洗衣机控制器设计与实现.zip-综合文档

05-19

通过“基于FPGA的全自动洗衣机控制器设计与实现.pdf”文档，读者可以深入了解这个项目的具体实现细节，包括电路设计、代码编写、功能验证等方面，从而提升自己在FPGA应用和嵌入式系统设计方面的技能。

基于FPGA的全自动洗衣机控制器设计与实现-综合文档

05-18

最后，将设计好的Verilog代码下载到FPGA芯片中，经过调试验证，即可得到一个完整的全自动洗衣机控制器。这种基于FPGA的控制器可以灵活地适应各种洗涤需求，为用户提供了更加智能、便捷的洗衣体验。总的来说，基于...

华中科技大学数电课程设计数字逻辑使用Verilog编写的洗衣机模拟程序，运行在FPGA板上 vivado项目工程源码.zip

02-07

这篇文档将深入解析“华中科技大学数电课程设计”中涉及的数字逻辑设计，特别是使用Verilog编程语言编写的洗衣机模拟程序，该程序能够在FPGA（Field-Programmable Gate Array）板上运行。我们将围绕Verilog编程、...

FPGA控制全自动洗衣机的设计与实现

资源摘要信息: 本综合文档详尽介绍了基于现场可编程门阵列（FPGA）技术的全自动洗衣机控制器的设计与实现过程。文档中涵盖了从理论基础到具体实现的各个阶段，包括系统总体架构设计、控制器模块划分、硬件选择与配置...

基于FPGA的利用电路图描述的洗衣机

01-12

基于FPGA的小型数字系统的设计，利用电路图和集成化思想设计六个状态相互转化的洗衣机，启动台，充水态，水满，洗衣，甩干，报警，各个状态相互转化，还有计时信号，后四个状态分别计时一分钟十分钟30秒5秒

洗衣机控制电路FPGA_洗衣机_洗衣机控制电路的设计_

10-04

用ISE软件对洗衣机控制电路进行仿真，1．洗衣机的状态为待机5s→正转60s→待机5s→反转60s→，并用3个LED灯和7段显示器分别表示其工作状态和显示相应工作状态下的时间。2．可自行设定洗衣机的循环次数，这里设置最大的循环次数为15次。3．具有紧急情况的处理功能。当发生紧急情况时，立即转入待机状态，紧急情况解除后，继续执行后续步骤；4．洗衣机设定循环次数递减到零时立即报警，以表示洗衣机设定的循环次数已经结束。

基于FPGA的全自动洗衣机控制器设计与实现.pdf

07-13

基于FPGA的全自动洗衣机控制器设计与实现.pdf

基于cyclone3 FPGA设计的智能洗衣机控制器课设报告文档+quartus9.1工程源码文件.zip

12-24

基于cyclone3 FPGA设计的智能洗衣机控制器课设报告文档+quartus9.1工程源码文件,可以做为你的学习设计参考。 1.课程设计名称及开发环境题目：智能洗衣机控制器的设计；开发环境：本课设是基于DE0的板子，使用Verilog HDL开发的。 2.参考设计内容与要求 ① 设计一个智能洗衣机控制器，能够实现洗衣，漂洗和脱水的功能。 ②要求能够使用按键模拟对洗衣机的控制，能够设置工作模式，为了便于观察，将洗衣机设定的工作模式(1~5)和整个过程所剩的工作时间用数码管显示出来(时间分辨率为1分钟)，能够将洗衣机当前所处的状态（注水，洗衣，排水，甩干）用发光管或者数码管显示出来。【模式1】：洗衣模式－－强力洗（洗衣30分钟）【模式2】：洗衣模式－－普通洗（洗衣20分钟）【模式3】：洗衣模式－－轻柔洗（洗衣10分钟）【模式4】：漂洗模式【模式5】：甩干模式注：在以上5个模式中，每次注水1分钟，漂洗5分钟，排水1分钟,甩干1分钟，模式1～3的洗衣时间如上所示，具体的洗衣步骤如下：【模式1～3】：注水->洗衣->排水->甩干->注水->漂洗->排水->甩干 ->注水->漂洗->排水->甩干。【模式4】：注水->漂洗->排水->甩干->注水->漂洗->排水->甩干。【模式5】：甩干。【要求】：实现逻辑控制过程，可以选择性的加入注水口无水报警等人性化的状态提示，操作完毕使用蜂鸣器鸣叫两秒提示。 ③ 画出洗衣机控制器的状态机，写出状态编码方案。 ④ 用Verilog语言对设计进行描述，设计一个测试方案，并能够下载到实验板上调试成功。 // 顶层模块 module init(cp_50,cp_502,BUTTON,key_0,key_1,key_2,key_3,key_4,key_5,key_6,LEDG,led0,led1,led2,led3,VGA_HS,VGA_VS,VGA_R,VGA_G,VGA_B); input cp_50,cp_502; input [2:0] BUTTON; input key_0,key_1,key_2,key_3,key_4,key_5,key_6; output [9:0] LEDG; output [7:0] led0, led1,led2,led3; output VGA_HS; // VGA H_SYNC output VGA_VS; // VGA V_SYNC output [3:0] VGA_R; // VGA Red[3:0] output [3:0] VGA_G; // VGA Green[3:0] output [3:0] VGA_B; // VGA Blue[3:0] reg [7:0]TIME; reg [9:0]LEDG; wire [3:0]flag; wire out0; always @(posedge cp_50) begin case (flag) 4'b0001: LEDG[9:0]<=10'b0000000001; 4'b0010: LEDG[9:0]<=10'b0000000011; 4'b0011: LEDG[9:0]<=10'b0000000111; 4'b0100: LEDG[9:0]<=10'b0000001111; 4'b0101: LEDG[9:0]<=10'b0000011111; 4'b0110: LEDG[9:0]<=10'b0000111111; 4'b0111: LEDG[9:0]<=10'b0001111111; 4'b1000: LEDG[9:0]<=10'b0011111111; 4'b1001: LEDG[9:0]<=10'b0111111111; 4'b1010: LEDG[9:0]<=10'b1111111111; 4'b1011: LEDG[9:0]<=10'b0111111111; 4'b1100: LEDG[9:0]<=10'b0011111111; 4'b1101: LEDG[9:0]<=10'b0001111111; 4'b1110: LEDG[9:0]<=10'b0000111111; 4'b1111: LEDG[9:0]<=10'b0000011111; default: LEDG[9:0]<=10'b0000001111;

（VHDL）基于FPGA的洗衣机设计，附工程文件。