自己总结的部分SystemVerilog可综合的常数函数的编写规则

使用SystemVerilog语言近2年了，期间踩坑无数，其中最大的一个坑便是常数函数了。头破血流的一点点经验，总结于下：

1.变量声明和变量赋值应分别书写（适用于QuartusPrime）。

例如：

package example_pkg;
function automatic foo_bad_constant_fun(int arg0);
   int var0 = arg0 + 4;// 声明和赋值在同一条语句内，将导致QuartusPrime综合器无法正确识别常数函数
   var0 = var0 * 3;
   return var0;
endfunction
function automatic foo_good_constant_fun(int arg0);
   int var0;
   var0 = arg0 + 4;// 赋值语句与变量声明语句分开，QuartusPrime综合器才可正确识别
   var0 = var0 * 3;
   return var0;
endpackage

2.条件判断表达式中不可内嵌函数调用(适用于QuestaSim 10.4c)

package example_pkg;
function automatic int foo_assign_fun(int arg);
   return arg + 1;
endfunction
function automatic int foo_bad_cond_fun(int arg0);
   int var0;
   if ((var0 = arg0 + foo_assign_fun(arg0)) == 1)// 在条件判断表达式中内嵌函数调用时，QuestaSim 10.4c的仿真器可能无法正确获得计算结果
      return 1;
   return var0 * 2;
endfunction
function automatic int foo_good_cond_fun(int arg0);
   int var0;
   var0 = arg0 + foo_assign_fun(arg0);
   if (var0 == 1) return 1;
   return var0 * 2;
endfunction
endpackage

3.函数的条件分支应返回常数值(适用于QuartusPrime综合器)

package example_pkg;
function int foo_bad_const_cond_fun(int arg0);
   int var0;
   var0 = (arg0 + 1)/2;
   if (var0 == 1) return var0 * 2;// 在条件分支中返回带有内部变量的表达式时，QuartusPrime综合器无法将函数正确识别为常数函数
   return var0 * arg0;
endfunction
function int foo_good_const_cond_fun(int arg0);
   int var0;
   var0 = (arg0 + 1)/2;
   if (var0 == 1) return 2;// 条件分支的返回表达式必须是常数
   return var0 * arg0;
endfunction
endpackage